ارائه معماری یک ریز هسته توان پایین روی FPGA ، برای دسته بندی بسته های اینترنتی
Publish place: 3rd International Conference on Soft Computing
Publish Year: 1398
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 489
This Paper With 8 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
CSCG03_044
تاریخ نمایه سازی: 14 فروردین 1399
Abstract:
امروزه برای ارتقاء کیفیت خدمات از دسته بندی بسته های اینترنتی به عنوان یک رویکرد اساسی در مسیریاب های شبکه سوئیچ های لایه سه دیواره های آتش ، شبکه های مبتنی بر نرم افزار استفاده می شود. در سالیان اخیر، پژوهشگران بامطالعه روش های مختلف اقدام به ارائه راهکاری هایی با رویکرد سخت افزاری و نرم افزاری برای دسته بندی بسته های اینترنتی کرده اند. استفاده از رویکردهای نرم افزاری در شبکه هایی با حجم ترافیک بالا همچون مراکز داده و ستون فقرات اینترنت به دلیل تاخیر ذاتی که این روش ها دارند، منجر به افزایش زمان جستجو و در نتیجه کاهش کارایی شبکه می شود . راهکارهای که به صورت سخت افزاری برای دسته بندی بسته های اینترنتی ارائه می شود، به دلیل گذردهی بالا، تاخیر پایین به عنوان یک شاه کلید حل مسئله، برای افزایش کیفیت خدمات مورد بررسی قرار می گیرد. در معماری پیشنهادی، اقدام به طراحی یک ریز هسته برای استفاده در موتورهای پردازشی برای پردازش قوانین در دسته بندی بسته های اینترنتی شده است. معماری پیشنهادی، بر روی Virtex-6 با فرکانس کاری 170MHz پیاده سازی شد. نتیجه ارزیابی نشان داد که توان مصرفی معماری پیشنهادی، 117 میلی وات است که 56 درصد نسبت به کم مصرف ترین معماری دسته بند سخت افزاری موجود بهینه تر است.
Keywords:
Authors
سید نوید موسوی
گروه مهندسی کامپیوتر، دانشکده مهندسی، دانشگاه بوعلی سینا، همدان، ایران،
مهدی عباسی
گروه مهندسی کامپیوتر، دانشکده مهندسی، دانشگاه بوعلی سینا، همدان، ایران
میلاد رفیعی
گروه مهندسی کامپیوتر، دانشکده مهندسی، دانشگاه بوعلی سینا، همدان، ایران