CIVILICA We Respect the Science
(ناشر تخصصی کنفرانسهای کشور / شماره مجوز انتشارات از وزارت فرهنگ و ارشاد اسلامی: ۸۹۷۱)

ارائه معماری یک ریز هسته توان پایین روی FPGA ، برای دسته بندی بسته های اینترنتی

عنوان مقاله: ارائه معماری یک ریز هسته توان پایین روی FPGA ، برای دسته بندی بسته های اینترنتی
شناسه ملی مقاله: CSCG03_044
منتشر شده در سومین کنفرانس بین المللی محاسبات نرم در سال 1398
مشخصات نویسندگان مقاله:

سید نوید موسوی - گروه مهندسی کامپیوتر، دانشکده مهندسی، دانشگاه بوعلی سینا، همدان، ایران،
مهدی عباسی - گروه مهندسی کامپیوتر، دانشکده مهندسی، دانشگاه بوعلی سینا، همدان، ایران
میلاد رفیعی - گروه مهندسی کامپیوتر، دانشکده مهندسی، دانشگاه بوعلی سینا، همدان، ایران

خلاصه مقاله:
امروزه برای ارتقاء کیفیت خدمات از دسته بندی بسته های اینترنتی به عنوان یک رویکرد اساسی در مسیریاب های شبکه سوئیچ های لایه سه دیواره های آتش ، شبکه های مبتنی بر نرم افزار استفاده می شود. در سالیان اخیر، پژوهشگران بامطالعه روش های مختلف اقدام به ارائه راهکاری هایی با رویکرد سخت افزاری و نرم افزاری برای دسته بندی بسته های اینترنتی کرده اند. استفاده از رویکردهای نرم افزاری در شبکه هایی با حجم ترافیک بالا همچون مراکز داده و ستون فقرات اینترنت به دلیل تاخیر ذاتی که این روش ها دارند، منجر به افزایش زمان جستجو و در نتیجه کاهش کارایی شبکه می شود . راهکارهای که به صورت سخت افزاری برای دسته بندی بسته های اینترنتی ارائه می شود، به دلیل گذردهی بالا، تاخیر پایین به عنوان یک شاه کلید حل مسئله، برای افزایش کیفیت خدمات مورد بررسی قرار می گیرد. در معماری پیشنهادی، اقدام به طراحی یک ریز هسته برای استفاده در موتورهای پردازشی برای پردازش قوانین در دسته بندی بسته های اینترنتی شده است. معماری پیشنهادی، بر روی Virtex-6 با فرکانس کاری 170MHz پیاده سازی شد. نتیجه ارزیابی نشان داد که توان مصرفی معماری پیشنهادی، 117 میلی وات است که 56 درصد نسبت به کم مصرف ترین معماری دسته بند سخت افزاری موجود بهینه تر است.

کلمات کلیدی:
دسته بندی بسته های اینترنتی؛ هسته پردازشی؛ کیفیت خدمات؛ FPGA ؛ کاهش توان مصرفی

صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/1005983/