CIVILICA We Respect the Science
(ناشر تخصصی کنفرانسهای کشور / شماره مجوز انتشارات از وزارت فرهنگ و ارشاد اسلامی: ۸۹۷۱)

پیاده سازی عملی تحلیل تفاضلی توان روی سیستم رمزنگاری AES

عنوان مقاله: پیاده سازی عملی تحلیل تفاضلی توان روی سیستم رمزنگاری AES
شناسه ملی مقاله: ISCC07_040
منتشر شده در هفتمین کنفرانس انجمن رمز ایران در سال 1389
مشخصات نویسندگان مقاله:

مهدی معصومی - دانشگاه صنعتی خواجه نصیرالدین طوسی، دانشکدهی دانشکدهی مهندسی برق و
مسعود معصومی - تهران، دانشگاه صنعتی خواجه نصیرالدین طوسی
محمود احمدیان - تهران، دانشگاه صنعتی خواجه نصیرالدین طوسی

خلاصه مقاله:
با استفاده از تحلیل تفاضلی توانDPA)میتوان با اندازهگیری جریان تغذیهی یک دستگاه رمزنگاری، بخشی از کلید رمز یا تمام آن راکشف کرد. اگر شکل موج حاصله از جریان با آنچه که از مدل فرضی مصرف توان یک مدار به دست میآید شباهت داشته باشد، امنیت سیستم رمزنگاری به خطر میافتد. در سالهای اخیر، امنیت الگوریتم استاندارد رمزنگاری پیشرفتهAES)در مقابلDPAاهمیت قابل توجهی پیدا کرده است. با اینکهFPGA ها به طور فزایندهای در کاربردهای رمزنگاری رواج پیدا کردهاند پژوهشهای محدودی یافت میشود که آسیبپذیریAESرا در برابر چنین حملاتی ارزیابی میکند. هدف از این مقاله توصیف پیادهسازی عملی و موفقیتآمیز حمله و ارائهی مستنداتی است که نشان میدهدDPAتهدیدی جدی برای سیستم رمزنگاریAESغیرامن پیادهسازیشده رویFPGAهایمبتنی برSRAMاست.

کلمات کلیدی:
حملات کانال جانبی، تحلیل تفاضلی توانDPA)الگوریتم استاندارد رمزنگاری پیشرفتهAES)حملهی همبستگی

صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/106372/