طراحی ALU تحمل‌پذیر اشکال با روش جدید پیاده‌سازی کد برگر
Publish place: Tabriz Journal of Electrical Engineering، Vol: 50، Issue: 2
Publish Year: 1399
نوع سند: مقاله ژورنالی
زبان: Persian
View: 454
This Paper With 12 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
JR_TJEE-50-2_011
تاریخ نمایه سازی: 4 آذر 1399
Abstract:
واحد محاسبه و منطق از حساس‌ترین واحدهای سازنده یک پردازنده است که اکثر دستورهای یک پردازنده توسط این بخش انجام می‌شود. افزونگی زمانی یکی از مناسب‌ترین روش‌های مقابله با خطای گذرا است. در اغلب روش‌های افزونگی زمانی لازم است ابتدا خطا آشکار شود، بنابراین وجود مدارهای آزمون در کنار روش‌های افزونگی زمانی ضروری است. از بزرگ‌ترین ایرادهای مدارهای آزمون سربار سخت‌افزاری بالای این مدارها است که باعث می‌شود طراحان در طراحی مدارهای کوچک مجبور به استفاده از روش‌های غیرمعمول شوند. در این مقاله روش جدیدی برای پیاده‌سازی مدار چک کننده برگر ارائه‌شده است در این روش از مدارات حالت جریان جهت پیاده‌سازی کد برگر استفاده‌شده است که ویژگی‌های آن سرعت بالاتر و سخت‌افزار موردنیاز کمتر است. با توجه به نتایج توان مصرفی مدار پیشنهادی نسبت به مدار دیجیتال به‌طور متوسط تا حدود 51 درصد کاهش‌یافته است و سطح اشغالی مدار آزمون حالت جریان 74.3 درصد کمتر از سطح مصرفی مدار معادل دیجیتال است. به‌طور متوسط هزینه مدار برگر حالت جریان (حاصل‌ضرب توان مصرفی در تأخیر و سطح مصرفی)، 91 درصد کمتر از پیاده‌سازی برگر دیجیتال معادل است.
Keywords:
Authors
احمد توحیدی گل
دانشکده مهندسی برق و کامپیوتر - دانشگاه علم و صنعت
رضا امیدی
دانشکده فنی مهندسی - گروه برق - دانشگاه زنجان
کریم محمدی
دانشکده مهندسی برق و کامپیوتر - دانشگاه علم و صنعت
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :