ورود
مقالات فارسیISIکنفرانسهاژورنالها

افزایش کارآیی و قابلیت اطمینان شبکه روی تراشه دوبعدی با کاهش تعداد لینک‌های عبوری

Publish place: Journal of Computational Intelligence in Electrical Engineering، Vol: 11، Issue: 3
Publish Year: 1399
نوع سند: مقاله ژورنالی
زبان: Persian
View: 282

This Paper With 12 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:
https://civilica.com/doc/1151399

شناسه ملی سند علمی:

JR_ISEE-11-3_008

تاریخ نمایه سازی: 19 بهمن 1399

Abstract:

شبکه روی تراشه، زیرسیستم ارتباطی درون یک مدار مجتمع است که ارتباط بین پردازنده‌ها در سیستم روی تراشه را فراهم می‌سازد. برای رسیدن از یک گره به گره دیگر، چندین مسیر مختلف وجود دارد؛ بنابراین باید الگوریتم مسیریابی وجود داشته باشد تا به‌وسیلۀ آن مسیر رسیدن به مقصد را به دست آورد. در این مقاله الگوریتمی مبتنی بر کاهش مسیر عبوری برای رسیدن یک بسته از مبدأ به مقصد ارائه شده است؛ این الگوریتم قادر است علاوه بر بالابردن قابلیت اطمینان، باعث کاهش تأخیر، توان مصرفی و افزایش کارآیی شبکه روی تراشه شود و این در شرایطی است که بیشتر شبکه‌های تحمل‌پذیر خطای ارائه‌شده در این حوزه به‌ازای رسیدن به قابلیت اطمینان بالاتر، پارامترهایی ازقبیل تأخیر، توان مصرفی و پیچیدگی‌های مداربندی را افزایش می‌دهند. روش ارائه‌شده با کمترین تغییرات سخت‌افزاری و پیچیدگی‌مداری باعث بهبود کارآیی شبکه می‌شود. مسیر گذرانده‌شده با بسته برای رسیدن به مقصد کاهش می‌یابد و این کاهش مسیر یعنی عبور از تعداد لینک و مسیریاب کمتر و کاهش احتمال برخورد با لینک‌ها و مسیریاب‌های معیوب و افزایش قابلیت اطمینان شبکه. همچنین عبور از تعداد لینک‌ها و مسیریاب‌های کمتر موجب کمترشدن تأخیر و توان مصرفی شبکه نیز خواهد شد.

Keywords:

شبکه روی تراشه , شبکه روی تراشه با کارآیی بالا , شبکه روی تراشه با قابلیت اطمینان بالا , شبکه روی تراشه تحمل‌پذیر خطا

Authors

سید امین علوی

دانشجوی مقطع دکتری، دانشکده مهندسی برق - واحد مشهد - دانشگاه آزاد اسلامی - مشهد - ایران

سید جواد سید مهدوی چابک

استادیار، دانشکده مهندسی برق - واحد مشهد - دانشگاه آزاد اسلامی - مشهد - ایران

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • [1] Tatas, K., Siozios, K., Soudris, D., Jantsch, A., Designing ...
  • [2] Theocharides, T., Link, G., Vijaykrishnan, N., Irwin, M., Networks ...
  • [3] Cidon, I., NoC: Network or Chip?, IEEE, First International ...
  • [4] Gindin, R., Cidon, I., Keidar, I., NoC-Based FPGA: Architecture ...
  • [5] Kia, H., Ababei, C., Improving Fault Tolerance of Network-on-Chip ...
  • [6] Kadri, N., Koudil, M., A survey on fault-tolerant application ...
  • pp. 39-52, 2019. ...
  • [7] Kumar, S., Leuken, R. V., A 3D network on ...
  • [8] Shao t, A., Wang, D., Wang, H., Pull-Off Buffer: ...
  • [9] Berestizshevsky, K., Even, G., Fais, Y., Ostrometzky, J., SDNoC: ...
  • [10] Poluri, P., Louri, A., Shield: A Reliable Network-on-Chip Router ...
  • [11] Inam, O., Al Khanjari, S., Vanderbauwhede, W., Shortest Path ...
  • [12] Shirmohammadi, Z., Mozafari, F., Miremadi, S. G., An Efficient ...
  • pp. 127-137, 2017. ...
  • [13] Boudellioua, A., Alzeidi, N., PentaNoc: A New Scalable and ...
  • [14] Attia, S., Fahmy, H., Ismail, Y., Mostafa, H., Optimizing ...
  • [15] Marcon, C., Webber, T., Fernandes, R., Cataldo, R., Grando, ...
  • [16] Wang, L., Ma, S., Li, C., Chen, W., Wang, ...
  • [17] Rambo, E. A., Seitz, C., Saidi, S., Ernst, R., ...
  • [18] Charif, A., Coelho, A., Ebrahimi, M., Bagherzadeh, N., Eddi, ...
  • [19] Liu, L., Ma, R., Zhu, Z., An encapsulated packet-selection ...
  • [20] Venkataramana, N.L., Kumar, R., Design and analysis of application ...
    • نمایش کامل مراجع