مدلسازی اثر ضخامت اکسید گیت روی عملکرد مداری و توان مصرفی وارونگر CMOS
Publish place: 14th Iranian Student Conference on Electrical Engineering
Publish Year: 1390
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,473
This Paper With 5 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ISCEE14_012
تاریخ نمایه سازی: 31 مرداد 1390
Abstract:
مدلسازی ادوات مقیاس نانو به منظور فراهم نمودن بدعتی جدید از ادوات MOS در جهت درک بهتر محدودیت های ناشی از فرایندهای مقیاس گذاری مورد نیاز است دراین مقاله با استفاده از یک مدل توده مداری ساخته شده در شبیه سازی مداری HSPICE اثرات ناشی از جریان های نشتی ایجاد شده توسط مقیاس گذاری اکسید گیت روی عملکرد مداری و توان مصرفی وارونگر CMOS نشان داده شده است.
Keywords:
Authors
امین حیدری
دانشگاه آزاد اسلامی واحد بوشهر
محمد عروتی نیا
دانشگاه آزاد اسلامی واحد بوشهر
محمد بهاروند
دانشگاه آزاد اسلامی واحد خرم آباد
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :