طراحی و بررسی یک جمع کننده با مسیر فرعی رقم نقلی در فناوری آتوماتای کوانتومی سلولی

Publish Year: 1399
نوع سند: مقاله ژورنالی
زبان: Persian
View: 211

This Paper With 10 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:

شناسه ملی سند علمی:

JR_TJEE-50-4_021

تاریخ نمایه سازی: 9 خرداد 1400

Abstract:

جمع کننده ها از پرکاربردترین مدارهای داخل ریزپردازنده ها هستند. از آن ها می توان برای طراحی سایر عملگرهای حسابی نیز استفاده کرد. این مدارها معمولا با فناوری CMOS ساخته می شوند، که در مقیاس نانو با مشکلاتی ازجمله کاهش کنترل پذیری گیت و نشت زیاد جریان مواجه هستند. فناوری آتوماتای کوانتومی سلولی یکی از گزینه های مطرح برای پیاده سازی نسل آینده مدارهای الکترونیک دیجیتال است. در این مقاله، یک جمع کننده با مسیر فرعی رقم نقلی برای اولین بار با استفاده از این فناوری نوظهور ارائه می گردد. تا آنجا که بررسی شده است، تا اکنون جمع کننده با مسیر فرعی رقم نقلی با فناوری آتوماتای کوانتومی سلولی طراحی نشده و مورد بررسی قرار نگرفته است. جمع کننده با مسیر فرعی رقم نقلی سرعت بیشتری نسبت به جمع کننده مواج دارد. نتایج شبیه سازی نشان از برتری عملکرد طرح پیشنهادی نسبت به جمع کننده های مواج و با پیش بینی رقم نقلی که در سال های اخیر ارائه شده اند، دارد؛ به طوری که حتی در بدترین سناریو نیز حداقل ۳ کلاک QCA جواب جمع را سریع تر آماده می کند. به علاوه، جمع کننده پیشنهادی در فناوری آتوماتای کوانتومی سلولی در عوامل سرعت و توان مصرفی نسبت به معادل CMOS برتری قابل ملاحظه ای دارد. 

Keywords:

جمع کننده , جمع کننده با مسیر فرعی رقم نقلی , نانوالکترونیک , آتوماتای کوانتومی سلولی

Authors

محسن شاطر مفیدی

گروه مهندسی کامپیوتر - واحد تهران شمال - دانشگاه آزاد اسلامی

رضا فقیه میرزایی

گروه مهندسی کامپیوتر - واحد شهرقدس - دانشگاه آزاد اسلامی

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • A. M. Shams and M. Bayoumi, “Performance evaluation of ۱-bit ...
  • S. Mehrabi, R. Faghih Mirzaee, S. Zamanzadeh and A. Jamalian, ...
  • G. B. Rosenberger, Simultaneous carry adder, U.S. Patent ۲,۹۶۶,۳۰۵, ۱۹۶۰ ...
  • B. Parhami, Computer Arithmetic: Algorithms and Hardware Design. Part II, ...
  • M. Alioto and G. Palumbo, “A simple strategy for optimized ...
  • Y. -B. Kim, “Challenges for nanoscale MOSFETs and emerging nanoelectronics,” ...
  • R. Martel, T. Schmidt, H. R. Shea, T. Hertel and ...
  • K. Matsumoto, M. Ishii, K. Segawa, Y. Oka, B. J. ...
  • C. S. Lent, P. D. Tougaw, W. Porod and G. ...
  • D. A. Reis, C. A. T. Campos, T. R. B. ...
  • K. Kim, K. Wu and R. Karri, “Quantum-dot cellular automata ...
  • W. Lin, E. E. Swartzlander Jr. and M. O’Neill, Design ...
  • T. N. Sasamal, A. K. Singh and U. Ghanekar, “Efficient ...
  • M. Mahad and M. Waje, “Implementation of ripple carry adder ...
  • M. Mohammadi, M. Mohammadi and S. Gorgin, “An efficient design ...
  • D. Abedi, G. Jaberipur and M. Sangsefidi, “Coplanar full adder ...
  • S. Perri, P. Corsonello and G. Cocorullo, “Area-delay efficient binary ...
  • V. Pudi and K. Sridharan, “Low complexity design of ripple ...
  • V. Pudi and K. Sridharan, “New decomposition theorems on majority ...
  • M. Macucci, G. Iannaccone, S. Francaviglia and B. Pellegrini, “Semiclassical ...
  • C. S. Lent and P.D. Tougaw, “A device architecture for ...
  • C. Labrado and H. Thapliyal, “Design of adder and subtractor ...
  • J. C. Das and D. De, “Optimized multiplexer design and ...
  • R. Zhang, P. Gupta and N. K. Jha, “Majority and ...
  • T. N. Sasamal, A. K. Singh and U. Ghanekar, “Design ...
  • P. Verma, S. Jaishwal and S. Rathora, “Design of high-speed ...
  • نمایش کامل مراجع