آنالیز و شبیه سازی کاهش سد پتانسیل ناشی از افزایش ولتاژ درین در ترانزیستورهای اثر میدان فلز - نیمه هادی کربید سیلیسیم
Publish place: 10th Iranian Student Conference on Electrical Engineering
Publish Year: 1386
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 2,456
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ISCEE10_009
تاریخ نمایه سازی: 7 آذر 1390
Abstract:
دراین مقاله کاهش سد پتانسیل کانال ناشی از افزایش ولتاژ درین DIBL و وابستگی آن به چگالی ناخالصی های کانال در ترانزیستورهای اثر میدان فلز - نیمه هادی MESFET) کربید سیلیسم آنالیز و شبیه سازی شده است نتایج نشان میدهند که با اعمال ولتاژ بالا به درین بویژه در مسفتهای کربید سیلیسیمی که نسبت طول گیت به ضخامت کانال آن کوچکتر از 3 است ولتاژ آستانه به شدت افزایش می یابد همچنین افزایش چگالی ناخالصی های کانال اثر نامطلوبی بویژه در ترانزیستورهایی با طول گیت کوچکی دارد یکی از مهمترین نتایج بدست آمده از این شبیه سازی این است که برای کم کردن اثر DIBL در مسفتهای کربید سیلیسیمی بخصوص هنگامی که ناخالصی های کانال از 5×17 10 cm-3 بیشتر است باید نسبت طول گیت به ضخامت کانال بزرگتر از 3 درنظر گرفته شود.
Keywords:
ترانزیستور اثر میدان فلز , نیمه هادی , کربید سیلیسیم , کاهش سد پتانسیل ناشی از ولتاژ درین , ولتاژ آستانه
Authors
سمانه شربتی
گروه مهندسی برق دانشکده مهندسی دانشگاه سمنان
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :