طراحی عنصر تاخیری برای مبدل های زمان به دیجیتال
عنوان مقاله: طراحی عنصر تاخیری برای مبدل های زمان به دیجیتال
شناسه ملی مقاله: JR_JIAE-18-4_011
منتشر شده در در سال 1400
شناسه ملی مقاله: JR_JIAE-18-4_011
منتشر شده در در سال 1400
مشخصات نویسندگان مقاله:
حسن مولایی - EE Department, Sharif University of Technology
خسرو حاج صادقی - EE Department, Sharif University of Technology
خلاصه مقاله:
حسن مولایی - EE Department, Sharif University of Technology
خسرو حاج صادقی - EE Department, Sharif University of Technology
طراحی عنصر تاخیری که یک بلوک کلیدی در مبدل های زمان به دیجیتال (TDC) می باشد، یک بخش چالش برانگیز در طراحی حلقه قفل فاز تمام دیجیتال (ADPLL) است. در این مقاله طراحی مدار یک عنصر تاخیری تازه ارایه می شود که زمان تاخیر انتشار را کاهش داده و متناسب با آن قدرت تفکیک مبدل زمان به دیجیتال را افزایش می دهد. افزون بر آن، حساسیت طرح پیشنهادی به ناهمسانی افزاره ها و تغییرات فرایند ساخت نسبت به طرح های موجود کمتر است. برای آزمودن و اثبات کارایی طرح جدید، یک مبدل زمان به دیجیتال ۸ بیتی تازه طراحی شده است که از یک تقویت کننده زمانی قابل تنظیم استفاده می کند و به قدرت تفکیک زیر پیکوثانیه می رسد. با استفاده از یک مدار کالیبراسیون تغییرات بهره مربوط به تقویت کننده زمانی به کمتر از %۱ کاهش یافته است. نتایج شبیه سازی مداری در فناوری µm CMOS۰/۱۸ افزایش %۳۵ در قدرت تفکیک مبدل و کاهش %۲۰ در مصرف توان نسبت به طراحی های مرسوم را نشان می دهد.
کلمات کلیدی: Delay element design, time-to-digital converter, time amplifier, tunable gain, low power, طراحی عنصر تاخیری, مبدل زمان به دیجیتال, تقویت کننده زمانی, بهره قابل تنظیم, توان کم
صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/1294882/