CIVILICA We Respect the Science
(ناشر تخصصی کنفرانسهای کشور / شماره مجوز انتشارات از وزارت فرهنگ و ارشاد اسلامی: ۸۹۷۱)

ارائه یک معماری جدید برای کاهش تاخیر در DRFM پهن باند و حذف فیلتر هیلبرت در مدولاتور همدوس داپلر

عنوان مقاله: ارائه یک معماری جدید برای کاهش تاخیر در DRFM پهن باند و حذف فیلتر هیلبرت در مدولاتور همدوس داپلر
شناسه ملی مقاله: RADARC08_039
منتشر شده در هشتمین کنفرانس ملی رادار و سامانه های مراقبتی ایران در سال 1400
مشخصات نویسندگان مقاله:

محمد خوش باطن - دانشگاه صنعتی مالک اشتر
رضا فاطمی مفرد - دانشگاه صنعتی مالک اشتر

خلاصه مقاله:
یکی از مهم ترین پارامترها در بکارگیری تکنیک فریب برد علیه رادارها، میزان تاخیر بازتولید سیگنال در DRFM های پهن باند است. دراین مقاله پس از ارائه روش پیشنهادی بانک میکسر که منجر به فرکانس های IF و نرخ نمونه برداری یکسان برای همه کانالهای یک DRFM با پهنای باندلحظه ای ۵۰۰ مگا هرتز می شود، بلوگ دیاگرام سخت افزار پردازنده به همراه شماره قطعات ADC ، DAC و FPGA نیز ارائه شده است. نشان داده میشود که تاخیر سخت افزار پردازش سیگنال دیجیتال در این روش به ۶ / ۳۵ نانو ثانیه می رسد. به منظور مقایسه، تاخیر بازتولید سیگنال برای روش کانالبندی دیجیتال به روش بانک فیلتر چند فازه مبتنی بر DFT نیز مورد بررسی قرار گرفته و رابطه ای برای محاسبه آن ارائه شده است. مهم ترین پارامترهادر رسیدن به این تاخیر، انتخاب فرکانس IF و فرکانس نمونه برداری است. این انتخاب ها منجر به ارائه روشی برای حذف فیلتر هیلبرت در اعمال داپلر بهصورت همدوس شده که می تواند تاخیر متعامد سازی سیگنال برای مدولاتور همدوس داپلر را به یک کلاک کاهش دهد. نتایج شبیه سازی مدولاتور وسیگنال بازتولید شده نتایج بدست آمده از معماری ارائه شده را تایید می کند.

کلمات کلیدی:
؛DRFM، ، تاخیر، کانال بندی، مدولاتور

صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/1360826/