ورود
مقالات فارسیISIکنفرانسهاژورنالها

طراحی و پیاده سازی شمارنده فرکانس بالای هوشمند با معماری بهینه شده بر روی تراشه FPGA ارزان قیمت XC۶SLX۹-۲FTG۲۵۶C

Publish place: Journal of Intelligent Procedures in Electrical Technology، Vol: 14، Issue: 54
Publish Year: 1402
نوع سند: مقاله ژورنالی
زبان: Persian
View: 251

This Paper With 12 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:
https://civilica.com/doc/1444534

شناسه ملی سند علمی:

JR_JIPET-14-54_010

تاریخ نمایه سازی: 21 اردیبهشت 1401

Abstract:

برای پیاده سازی شمارنده های فرکانس بالا از روش های مبتنی بر تراشه های ASIC و یا مبتنی بر پردازنده ها استفاده می شود. هر کدام از این روش ها در قالب یک معماری پیاده سازی می شوند. با توجه به مزایا و معایب هر کدام از این روش ها و معماری-ها و همچنین نوع کاربرد شمارنده، روش و معماری مناسب انتخاب می شود. در این مقاله، با استفاده از معماری کلاک های دارای اختلاف فاز، شمارنده ای با فرکانس GHz ۲ (تفکیک پذیری ps ۵۰۰) بر روی تراشه ی ارزان قیمت XC۶SLX۹-۲FTG۲۵۶C از خانواده ی Spartan۶ پیاده سازی شده است. از آنجا که منابع سخت افزاری موجود در تراشه ی یادشده برای پیاده سازی این طرح کافی نیست و همچنین تاخیرهای ذاتی منابع سخت افزاری داخل تراشه در حد چند نانوثانیه است. دستیابی به دقت یادشده اهمیت زیادی دارد و معماری استفاده شده نیز باید بهینه سازی شود. برای دستیابی به دقت یاد شده، لازم است شمارنده هایی با فرکانس کلاک بالا، لرزش و کجی کم و بدون وابستگی به زمان های نگهداشت و تنظیم، طراحی و پیاده سازی شوند. همچنین برای جبران کمبود منابع سخت افزاری مورد نیاز جهت پیاده سازی مسیرهای روتینگ کلاک، از منابع سخت افزاری جایگزین استفاده شده است.

Keywords:

آرایه-دریچه برنامه پذیر میدانی ارزان قیمت , پالس های ساعت دارای اختلاف فاز , دقت اندازه گیری , مبدل زمان به دیجیتال

Authors

سید حسین کیهمایون

دانشکده مهندسی برق- واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران

مهدی آمون

مرکز تحقیقات ریز شبکه های هوشمند- واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • M. Abbas, K. Khalil, “A ۲۳ps resolution time-to-digital converter implemented ...
  • S.M.A. Zanjani, M. Aalipour, M. Parvizi, "Design of a low ...
  • O. Sharifi Tehrani, M. Ashorian, P. Moallem, “Hardware implementation of ...
  • Y. Wang, P. Kuang, C. Liu, "A ۲۵۶-channel multi-phase clock ...
  • S.Y. Xie, X.F. Zhang, J. Yang, L.G. Liu, Q. Wang, ...
  • C. Triveni, P. Sudhakara Reddy, "Implementation of phase shifter using ...
  • R. Machado, J. Cabral, F.S. Alves, "Recent developments and challenges ...
  • R. Szplet, K. Klepacki, "A two-stage time-to-digital converter based on ...
  • J. Yu, F. F. Dai, "A ۳-dimensional vernier ring time-to-digital ...
  • ­[۱۰] H. Huang, "A ۰.۱ ps resolution coarse-fine time-to-digital converter ...
  • M. Maamoun, I. Arami, R. Beguenane, A. Benbelkacem, A. Meraghni, ...
  • M. Parsakordasiabi, I. Vornicu, R. Carmona-Galán, Á. Rodríguez-Vázquez, "A survey ...
  • T. Xiang, L. Zhao, X. Jin, T. Wang, S. Chu, ...
  • C.C. Chen, C.S. Hwang, Y. Lin, G.H. Chen, "Note: All-digital ...
  • AX۳۰۹, xilinx spartan-۶ development board users manual: Logifind Co ...
  • Spartan-۶ FPGA clocking resources, User Guide, ug۳۸۲ (v۱.۱۰), p۱۷, June ...
  • T. Suwada, F. Miyahara, K. Furukawa, M. Shoji, M. Ikeno, ...
  • Y. Sano, Y. Horii, M. Ikeno, O. Sasaki, M. Tomoto, ...
  • S.M. Ramzy, K. Hares, "High resolution time-to-digital converter using low ...
  • R. Machado, L.A. Rocha, J. Cabral, "A novel synchronizer for ...
  • T. Suwada, K. Furukawa, F. Miyahara, "Development of FPGA-based TDC ...
    • نمایش کامل مراجع