مرتضی حسینی دلیوند - دانشجوی ارشد معماری سیستم های کامپیوتری دانشگاه گیلان
محمدحسین شکریان - استادیار گروه مهندسی کامپیوتر، دانشکدهی فنی، دانشگاه گیلان

استفاده از کلیدهای فیزیکی مبتنی بر گیت XOR برای مبهم سازی مدارهای الکترونیکی، یکی از روش های عمدهبرای رمزنگاری منطقی است. اما وجود گیت های XOR منجر به افزایش توان مصرفی مدار می شود. توان مصرفیجدا از این که به خودی خود یک اثر سو است، منجر به آسیب پذیری امنیتی تراشه ها هم می شود. زیرا یکی ازروش های کشف دستکاری تراشه و تعبیه ی احتمالی تروآیی های سخت افزاری در تراشه، بررسی توان مصرفیاست و زیاد شدن توان مدار منجر به افزایش نویز در این توان شده و کشف تغییرات مخرب و تروآیی های مهاجمرا سخت می کند. به این ترتیب، در شرایطی که رمزنگاری منطقی قرار است امنیت تراشه را بالاتر ببرد، ممکناستت با توجه به توانی که به مدار تحمیل می کند منجر به عکس این نتیجه شتود. برای رفع این معضل، در اینتحقیق چند پیاده سازی مختلف و فشرده از گیت XOR که امید می رود توان مصرفی کمتری داشته باشند، برای رمزنگاری مدارها پیشنهاد می شود و نتایج از نظر توان مصرفی مورد مقایسه و ارزیابی قرار می گیرند. نتایج نشانمی دهند که یک XOR کم مصرف که با استفاده از منطق PTL طراحی شده، نسبت به تمامی XOR های دیگر دراین آزمایش، منجر به کاهش اوج توان مصرفی در مدار شده است. شبیه سازی ها در نرم افزار HSPICE با فناوری ۲۲nm و با ولتاژ منبا تغذیه ی ۰/۸v انجام شده است

رمزنگاری منطقی، امنیت تراشه، توان مصرفی، کلید-گیت، منطق PTL