Optimized Hardware Acceleration Design for Keccak Hash Function
Publish Year: 1401
نوع سند: مقاله کنفرانسی
زبان: English
View: 71
متن کامل این Paper منتشر نشده است و فقط به صورت چکیده یا چکیده مبسوط در پایگاه موجود می باشد.
توضیح: معمولا کلیه مقالاتی که کمتر از ۵ صفحه باشند در پایگاه سیویلیکا اصل Paper (فول تکست) محسوب نمی شوند و فقط کاربران عضو بدون کسر اعتبار می توانند فایل آنها را دریافت نمایند.
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NCNIEE07_090
تاریخ نمایه سازی: 30 دی 1401
Abstract:
Due to the increased popularity of cryptocurrency and especially low cost and high-performance hardware implementation of the related algorithms, this paper intends to investigate the related solutions. Keccak algorithm as one of the main important blocks of Lyra۲REv۲ algorithm which is a popular ASIC resistant chain algorithm is the goal of this research. FPGAs are low risk, cost efficient hardware for implementing the ASIC resistance hashing algorithms. In this paper an optimized SOC implementation of Keccak algorithm is studied. Different methods considering challenges of hardware design including power, efficiency and resource utilization are take into account. The final design achieves the clock frequency and throughput of ۳۳۳.۳۳ MHz and ۶.۸ Gbps respectively.
Keywords:
Authors
Heiba abdulameer shalfat Altawant
MSc student, Department of engineering, Isfahan (Khorasgan) Branch, Islamic Azad University, Isfahan,Iran,
Atefeh Salimi
Assistant professor, Department of engineering, Isfahan (Khorasgan) Branch, Islamic Azad University,Isfahan, Iran,