طراحی زوج فیلیپ فلاپ مشترک به منظور کاهش توان مصرفی سیستم زمان بندی کلاک
Publish Year: 1391
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 878
This Paper With 7 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEEE04_268
تاریخ نمایه سازی: 6 مهر 1391
Abstract:
یکی از تنگناهای موجود در برابر کارایی سیستم، مصرف توان بوده است که به عنوان یکی از 3 چالش اصلی در زمینه طراحی فناوری نیمه هادی ها معرفی شده است. در عمل، بخش اعظم توان در تراشه ها، توسط سیستم زمان بندی کلاک تشکیل یافته از شبکه توزیع زمان و فلیپ- فلاپ ها، مصرف می گردد. در این مقاله، فناوری های طراحی مختلف برای سیستم زمان بندی کلاک با توان پایین ارائه شده است. در میان این فناوری ها، روشی مؤثر به منظور کاهش ظرفیت بار کلاک توسط به حداقل رساندن تعداد ترانزیستورهای زمان بندی شده ارائه می شود. به منظور دستیابی به این هدف، در این مقاله یک زوج فلیپ - فلاپ مشترک جدید زمان بندی شده با کلاک، که تعداد ترانزیستورهای آن را تقریباً به میزان 40% کاهش داده، معرفی می شود. در نتیجه، توان مصرفی نیز برای زمان بندی 24% کاهش می یابد. در ضمن، به منظور ساخت سیستم های زمان بندی کلاک با نوسان کم و با دو لبه پالس، فلیپ- فلاپ مورد نظر بسیار مؤثر واقع می گردد.
Keywords:
Authors
شاهین جوان شجاع واحد
دانشگاه آزاد اسلامی واحد اراک
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :