طراحی و شبیه سازی یک کنترلرجدید با پیچیدگی و مساحت مصرفی پایین برای حلقه قفل فاز تمام دیجیتال درتکنولوژی 0.18µm
Publish place: 21th Iranian Conference on Electric Engineering
Publish Year: 1392
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 755
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE21_421
تاریخ نمایه سازی: 27 مرداد 1392
Abstract:
هدف ما دراین مقاله طراحی یک مدارکنترلر برای پروسه قفل کردن حلقه قفل فاز تمام دیجیتال ADPLL با استفاده ازشمارنده ی بالا/پایین شمار می باشد مدار ارایه شده دارای پیچیدگی بسیارپایین و مساحت اشغالی کمتر نسبت به اغلب مدارهای قبلی می باشد این طراحی درتکنولوژیTSMC ، 0.18μm انجام شده و صحت کارکرد مدار ارایه شده با استفاده ازنرم افزار Cadence مورد بررسی قرارگرفته است درطراحی مدار جدید ازیک ساختار متداول ADPLL که دارای نوسان ساز کنترل شده دیجیتالی DCO با رنج فرکانسی 18MHz تا 214MHz می باشد و با یک کد 15 بیتی کنترل میشود استفاده کرده ایم
Keywords:
Authors
فرشاد ناصری
دانشجوی کارشناسی ارشد مهندسی برق الکترونیک
علیرضا فتاح
هیئت علمی دانشگاه شهید بهشتی
یوسف یاری سرورانی
دانشجوی کارشناسی ارشد
محمد مرادی
دانشجوی کارشناسی ارشد