A Reduced-Sample-Rate 2-2-0 MASH-Delta-Sigma-Pipeline ADC Architecture
Publish place: 21th Iranian Conference on Electric Engineering
Publish Year: 1392
نوع سند: مقاله کنفرانسی
زبان: English
View: 991
متن کامل این Paper منتشر نشده است و فقط به صورت چکیده یا چکیده مبسوط در پایگاه موجود می باشد.
توضیح: معمولا کلیه مقالاتی که کمتر از ۵ صفحه باشند در پایگاه سیویلیکا اصل Paper (فول تکست) محسوب نمی شوند و فقط کاربران عضو بدون کسر اعتبار می توانند فایل آنها را دریافت نمایند.
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE21_583
تاریخ نمایه سازی: 27 مرداد 1392
Abstract:
In this paper, a reduced-sample-rate 2-2-0 deltasigma- pipeline analog-to-digital converter (ADC) is presented. The proposed architecture offers the possibility of implementingthe reduced-sample-rate structure on higher order modulator without having stability or digital-to-analog converter (DAC)linearity problems. By the presented implementation approach some digital filters are eliminated, saving power at the digital part of the ADC. Implementing the reduced-sample rate structure on 2-2-0 MASH delta-sigma ADC with the OSR of 8, causes the 8-bit pipeline quantizer to work two times lower thanthe overall frequency at the expense of 1.5dB losses in SNR, and this is rewarding in high bandwidth applications. System level simulation using MATLAB/SIMULINK verifies the usefulness of the presented structure and 70dB SNR is achieved after the first decimation.
Authors
Reza Mohammadi
Faculty of ECE, K. N. Toosi University of Technology, Tehran, Iran