محسن صادقی - دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه آموزش عالی سجاد
عارف وکیلی - دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه آموزش عالی سجاد
عباس گل مکانی - عضو هیئت علمی گروه مهندسی برق موسسه آموزش عالی سجاد

در این مقاله پیاده‌سازی جدیدی از یک تمام جمع کننده با تکنولوژی CMOS آن درد می‌باشد که هدف کاهش پذیر انتشار و توان مصرفی برای دست‌یافتن به PDP 20 می‌باشد نه مزیت عمده این طراحی تحقیق انتشار کم بسیار است که این مزیت ناشی از تکنیک GDI است این در حالی است که در این طراحی با کاهش تعداد ترانزیستور توانسته‌ایم از پیچیدگی مدار بکاریم. در این طراحی برای تولید Sum از تکنیک GDI واحد TG برای تولید Cout تکنیک تابع صمیمیت استفاده شده است. نتایج شبیه‌سازی نشان می‌دهد که طراحی ارائه شده در مقایسه با طراحی‌های دیگر دارای توان مصرفی و تاخیر بسیار کمی می‌باشد. شبیه‌سازی این طراحی توسط نرم‌افزار HSPICE و در تکنولوژی um 0/18 انجام شده است.

تأخیر انتشار پایین، تابع اکثریت، PDP ، GDI