محسن صادقی - دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه آموزش عالی سجاد
عارف وکیلی - دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه موسسه سجاد
عباس گل مکانی - عضو هیئت علمی گروه مهندسی برق موسسه موسسه سجاد

این مقاله به طراحی یک تمام جمع کننده با توان پایین که مبنای آن تکنولوژی CMOS از می‌پردازد. مزیت آن این طراحی تاخیر انتشار کمان به همراه توان مصرفی پایین است که منجر به دست یافتن به PDP چین شده است. نتایج به‌دست‌آمده از این طرح با تکنیک‌هایی که اخیراً مورد مطالعه و بررسی قرار گرفته و مقایسه شده که به طور چشمگیری را نشان می‌دهد. در طراحی انجام شده هیچ گونه مردان معکوس کننده‌ای استفاده نشده که این خود منجر به کاهش تاخیر انتشار گردیده است. در مدار پیشنهادی ملاک حداقل ترانزیستور برای رسیدن به توان مصرفی و تفسیر انتشار پایین لحاظ شده است. در این طراحی Sum باعث نزدیک ترانزیستور عبوری و برای پیاده‌سازی Cout از تکنیک اکثر استفاده شده است شبیه‌سازی این طراحی توسط نرم‌افزار HSPICE و تکنولوژی um 0/18 انجام شده است.

توان پایین، تاخیر پایین ، ترانزسیتور عبوری ، تابع اکثریت ، PDP-