طراحی یک DLL آنالوگ با محدده فرکانسی بزرگ و Jitter پایین
Publish place: 15th Iranian Conference on Electric Engineering
Publish Year: 1386
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,671
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE15_387
تاریخ نمایه سازی: 17 بهمن 1385
Abstract:
در این مقاله یک DLL با ساختار جدید برای داشتن محدوده قفل شدن وسیع و Jitter پایین در تکنولوژی CMOS 0.18m m طراحی شده است. DLL فوق دارای محدوده فرکانسی 140-MH-z440MHz می باشد که محدوده عملکرد آن 50% نسبت به ساختار های ارائه شده بیشتر است. ساختار طراحی شده با استفاده از نرم افزار ADS شبیه سازی شد و میزان Jitter در فرکانس 440MHz برابر 0.68 ps بدست امده است. با طرح ارائه شده زمان قفل حدود 30% کاهش یافته و علاوه بر آن مدار تشخیص قفل به دوره کارکرد سیگنال ورودی حساس نیست.
Keywords:
Authors
امیر غفاری
دانشگاه علم و صنعت ایران
امیر بیگی
دانشگاه علم و صنعت ایران
سیدادیب ابریشمی فر
دانشگاه علم و صنعت ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :