طراحی و شبیه سازی الگوریتم های مسیریابی تحمل پذیر نقص در شبکه بر روی تراشه

Publish Year: 1387
نوع سند: مقاله ژورنالی
زبان: Persian
View: 692

This Paper With 12 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:

شناسه ملی سند علمی:

JR_JME-2-16_004

تاریخ نمایه سازی: 7 شهریور 1393

Abstract:

افزایش پیچیدگی طراحی مدارهای مجتمع از یک سو و نیاز به جداسازی فعالیت بخش های محاسباتی و ارتباطی در تراشه های امروزی از سویی دیگر، مسیر طراحی را به سوی سامانه های مبتنی بر شبکه روی تراشه سوق داده است. در مقیاس های زیر میکرون تکنولوژی، تحمل پذیری نقص یک عامل با اهمیت در ارتباط با شبکه روی تراشه می شود. این مقاله الگوریتم های تحمل پذیر نقص برای استفاده در حوزه شبکه بر روی تراشه را بررسی و از لحاظ برخی پارامترهای عملکردی مقایسه می نماید. سپس الگوریتمی را در جهت برخورد با نقص های ثابت و گذرا با سطوح عملکردی مناسب معرفی می نماید. به این نحو که در مقابل نقص های ثابتی که به طور ساختاری در تراشه موجود است بسته قابلیت انتظار و نهایتا برگشت به مبدا برای یافتن مسیری دیگر را داشته و بیت های داده در مقابل نقص های گذرا با کدهای افزونه چرخشی و سیاست کنترل جریان سوییچ به سوییچ (سطح لینک) محافظت می شوند. با آشکار شدن نقص، بسته دور انداخته می شود چون چندین بسته از یک نوع در شبکه وجود دارد و گیرنده نیاز به درخواست ارسال مجدد ندارد چون در هر حال افزونه آن را از همان مسیر یا از مسیر دیگری دوباره دریافت خواهد کرد.

Authors

نسیبه سیادتی

دانشگاه علم و صنعت ایران- دانشکده مهندسی برق

کریم محمدی

دانشگاه علم و صنعت ایران- دانشکده مهندسی برق