بررسی روشهای کاهش تاخیر دسترسی به حافظه اصلی در چند هسته ای های مبتنی برشبکه برروی تراشه
Publish Year: 1393
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 720
This Paper With 7 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
CSITM01_098
تاریخ نمایه سازی: 10 شهریور 1393
Abstract:
برای دسترسی به کارایی بالا با ظهور تکنولوژی چند هسته ای ها تعداد هسته ها افزایش پیدا می کند اما افزایش تعداد هسته هادر شبکه منجر به دسترسی هایی به حافظه اصلی میشود که این دسترسی خود باعث ایجاد تاخیر در شبکه خواهد شد. امابهبود این تاخیر باید با مراقبت انجام شود که منجر به افزایش تاخیر در دسترسی به منابع مشترک دیگر در شبکه نگردد. تاخیرخود شبکه بین مبدا ومقصد برابر است با مجموع تعداد مسیریاب ها و ارتباط ها (به عنوان مثال تعداد گام دو) است. در واقعهدف اصلی متوازن ساختن تاخیردسترسی های حافظه اصلی بوسیله یک برنامه در فاز اجرا می باشد. دو ایده اصلی مطرح شدهعبارت است از ایده اول ، اولویت گذاشتن روی پیام های پاسخ در یک دوره زمانی مشخص شده و رسیدن به یک الگوی یکپارچهاز تاخیر دسترسی به حافظه و ایده دوم اولویت گذاشتن روی پیام های تقاضا که مقصد آنها بانک های حافظه بیکار می باشدنسبت به پیامهایی که مقصد آنها بانکهای حافظه دیگر است با هدف بهبود کارایی و ممانعت از ایجاد صف های طولانی برخی ازبانک ها .استفاده از این دو ایده با هم منجربه بهینه شدن تاخیر دسترسی به حافظه بصورت یکپارچه می گردد.
Keywords:
Authors
بهاره جعفری
دانشجوی کارشناسی ارشد معماری کامپیوتر دانشگاه آزاد اسلامی واحد علوم و تحقیقات تهران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :