مارال کلاه کج - دانشجوی کارشناسی ارشد، مهندسی کامپیوتر/ نرم افزار، دانشگاه آزاد اسلامی واحد علوم و تحقیقات خوزستان، گروه کامپیوتر، اهواز، ایران
طیبه عیسی زاده - دانشجوی کارشناسی ارشد، مهندسی کامپیوتر/ نرم افزار، دانشگاه آزاد اسلامی واحد علوم و تحقیقات خوزستان، گروه کامپیوتر، اهواز، ایران

با حرکت صنعت ریزپردازنده از تک هسته ای به چند هسته ای، به منظور بهره گیری بیشتر برای دسترسی به منابع، نیاز به ارتباط موثر در میان پردازنده ها وجود دارد. افزایش تعداد پردازند هها بر روی یک تراشه، باعثافزایش توان مصرفی، اندازه و تاخیر ارتباطی در سیستم های چندپردازند های می شود. برای استفاده از این پلت فرم، محققان به دنبال روش های ارتباطی مقیاس پذیر هستند. شبکه بر روی تراشه 3 یکی از این روش هاست،که بین تاخیر، توان، انرژی مصرفی و سطح سیلیکون مصالحه برقرار می کند. تا کنون توپولوژی های بسیاری برای شبکه بر روی تراشه پیشنهاد شده است. علاوه بر توپولوژی های کلاسیک، توپولوژی های سه بعدی نقشمهمی در کاهش این فاکتورها و در نهایت بهبود کارآیی شبکه های روی تراشه دارد. در این مقاله قصد داریم به بررسی معماری های موجود در این زمینه پرداخته و نقاط قوت و ضعف آنها را مطرح نماییم.

شبکه بر روی تراشه، توپولوژی های سه بعدی، مقیاس پذیری، تاخیر، توان، سطح سیلیکون