طراحی، شبیه سازی و رسن طرح بندی جوع کننده 6 بیتی به کوک نرم افزار Cadence

Publish Year: 1393
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 521

This Paper With 7 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:

شناسه ملی سند علمی:

AEBSCONF01_352

تاریخ نمایه سازی: 6 آبان 1393

Abstract:

جمع کننده های بیتی به دلیل کاربرد زیاد در مدارات الکترونیکی بسیار مورد توجه می باشند. عوامل متعددی وجود دارد که موجب برتری یک جمع کننده نسبت به جمع کننده دیگر می شود، از آن جمله می توان به سرعت بالا مصرف انرژی پایین، مساحت کمتر (تعداد ترانزیستور کمتر) ، نویزپذیری کم و... نام دارد. تاکنون مدارهای جمع کننده زیادی و ارائه شده اند که در قدم اول برای طراحی یک جمع کننده باید انتخابی صحیح بین گزینه های موجود انجام پذیرد. در ادامه به اختصار چند مدار معروف جمع کننده معرفی می گردد و سپس از بین آن ها بهترین مدار جمع کننده برای طراحی و رسم طرح انتخاب می گردد. سپس نتایج شبیه سازی زمانی شماتیک مدار وطرح جمع کننده انتخاب نشان داده می شود.

Authors

سپیده فاضل

دانشگاه آزاد اسلامی واحد تبریز

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • نیل . اچ . ای . وست , کامران اشراقیان، ...
  • داگلاس پاکنل؛ کامران اشراقیان؛ 1381اصول طراحی VLSI ...
  • مرتضی صاحب‌الزمانی؛ فرشاد صفایی؛ محمود فتحی - نشر شیخ‌بهایی 1387طراحی ...
  • Esteban Tlelo-Cuautle and Sheldon X.-D. Tan, 20 12, VLSI Design ...
  • David Parent, A 6 Bit Multiplier for a DSP SOC(2007) ...
  • نمایش کامل مراجع