آنالیز ولتاژ سد آستانه در مسفت ها و بررسی اثر کاهش سد درین
Publish place: The first national congress of new technologies in Iran with the aim of achieving sustainable development
Publish Year: 1393
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,040
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
SENACONF01_473
تاریخ نمایه سازی: 25 فروردین 1394
Abstract:
با اعمال ولتاژ درین ، و همزمان با تشکیل یک ناحیه وارون زیر گیت ، تغییراتی در طول کانال یوجود آمده که منجر به کاهش شیب منحنی سطح درین می شود که به آن اثرات کاهش سد درین یا DIBL میگویند. مدل تحلیلی ولتاژ آستانه را برای قطعه کانالکوتاه به نسبت L/a ترکیب میکند. ND 3 شدت ناخالصی کانال که حاصل اعمال ولتاژ VDS4 می باشد، پایهای برای طراحی مدارات و قطعات کانال کوتاهمیاست.این خاصیت باعث وابستگی ولتاژ آستانه به ولتاژ درین سورس می شود. این مدل همچنین شامل معادله پواسون دوبعدی میباشد تا اثرات کاهش سد درین، در قسمت درین را به درستی و با دقت بیشتری تعریف کند.
Keywords:
Authors
احمدرضا رمضانپور
دانشجوی کارشناسی ارشد الکترونیک،دانشگاه آزاد اسلامی واحد فسا،فسا،ایران
محسن معصومی
عضو هیئت علمی گروه برق و الکترونیک،دانشگاه آزاد اسلامی واحد جهرم،جهرم، ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :