بررسی تحلیلی اثر ات الکتریکی ناخواسته ی ناشی از تقلیل ابعاد ترانزیستور هادر نانو لیتوگرافی با استفاده از دو نرم افزار H-SPICE و SILVACO
Publish place: National Conference on Electrical Engineering, Telecommunications and Sustainable Development
Publish Year: 1393
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 741
This Paper With 10 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ELECTRICA01_022
تاریخ نمایه سازی: 11 اردیبهشت 1394
Abstract:
در این مقاله، یک مدل ریاضی برای توصیف کمیت های اساسی توصیف رفتار کانال یک ترانزیستور اثر میدانی FET توسط نگارنده بسط داده شده است. سپس این مدل را برای توصیف اثرات نامطلوب 1 اثر درین بر کاهش ارتفاع سد پتانسیل 2 پراکندگی حامل ها در سطح 3 یونیزه شدن حامل ها در اثر اعمال میدان بزرگ 4 به دام افتادن حامل ها در وجه مشترک گیت و کانال و 5 اشباع شدن سرعت حامل ها در کانال اصلاح کرده و نشان داده ایم که با کاهش ابعاد ترانزیستور ها و تبعیت از قانون مور برای مدار های مجتمع، ترانزیستور ها با ورود به مقیاس نانو از رفتار و توصیف کلاسیک تبعیت نکرده و برای کنترل موثر کانال توسط ولتاژ گیت، محدود نگه داشتن جریان نشتی، جلوگیری از اثرات تونل زنی و ... بایستی تغییرات چشمگیری در طراحی فیزیکی و لیتوگرافی صورت پذیرد. بخش دوم این مقاله به کد نویسی مدل ریاضی و تحلیل این اثرات با استفاده از دو نرم افزار H-SPICE و SILVACO تخصیص یافته است
Authors
سعید برومند
دپارتمان مهندسی برق، موسسه آموزش عالی پاسارگاد، شیراز، ایران
محمدامیر قاسمی شبانکاره
دانشجوی کارشناس ارشد مخابرات میدان و امواج دانشگاه آزاد اسلامی واحد شیراز
امین فرج زاده
دانشکده مهندسی برق، دانشگاه هرمزگان، بندرعباس، ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :