تحلیل و شبیه سازی یک مبدل زمان به دیجیتال پایپ لاین دو شیبه با استفاده از تکنیک تقویت زمانی
Publish place: The first national electronic conference on technological advances in electrical, electronics and computer engineering
Publish Year: 1393
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,337
This Paper With 5 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
TDCONF01_062
تاریخ نمایه سازی: 19 تیر 1394
Abstract:
در این مقاله یک مبدل زمان به دیجیتال پایپ لاین ارائه می شود که از تکنیک تقویت زمانی برای دیجیتالی نمودن فاصله زمانی بین سیگنال های ورودی بهره می برد. مبدل ارائه شده یک مبدل زمان به دیجیتال پایپ لاین 2/5 بیت/طبقه و دارای 9 بیت است. این مبدل شامل سه طبقه مبدل زمان به دیجیتال 2/5 بیت و یک مبدل زمان به دیجیتال خط تاخیر 3 بیتی می باشد. این مبدل دارای مزایای پیچیدگی مداری کمتر، رزولوشن زمانی بهبود یافته و محدوده خطی سازی مناسب نسبت به مبدل های زمان به دیجیتالی است که از تکنیک های دیگری برای تبدیل بهره می برند. به منظور بررسی مبدل ارائه شده، یک مبدل زمان به دیجیتال پایپ لاین طراحی و در تکنولوژی 0.18μm CMOS توسط نرم افزار Hspice شبیه سازی گردید. مقایسه نتایج شبیه سازی و تئوری عملکرد این مبدل را مورد تایید قرار می دهد.
Keywords:
مبدل زمان به دیجیتال , ساختار پایپ لاین , مبدل آنالوگ به دیجیتال حوزه زمان , تقویت کننده زمانی , ساختار 2 , 5 بیت , طبقه
Authors
نازنین معلمیان
دانشکده مهندسی، دانشگاه شهید چمران اهواز، اهواز، ایران
مهدی رضوانی وردوم
دانشکده مهندسی، دانشگاه شهید چمران اهواز، اهواز، ایران
ابراهیم فرشیدی
دانشکده مهندسی، دانشگاه شهید چمران اهواز، اهواز، ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :