کاهش تاخیر واحد رمزگشا در پیاده سازی الگوریتم رایندال بر روی FPGA
Publish place: 13th Annual Conference of Computer Society of Iran
Publish Year: 1386
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 2,032
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ACCSI13_259
تاریخ نمایه سازی: 25 آبان 1386
Abstract:
پس از معرفی رایندال بعنوان الگوریتم رمز استاندارد در اکتبر سال 2000 میلادی توسط NIST، استفاده از آن به طور گسترده در کاربردهای مختلف سخت افزاری مورد توجه قرار گرفت. در پیاده سازی های سخت افزاری و نرم افزاری مورد توجه قرار گرفت. در پیاده سازی های سخت افزاری انجام گرفته بر روی این الگوریتم ، معمولا نرخ رمزگشا کمتر از نرخ رمزگذار است. این مسئله از انجا ناشی می شود که حجم عملیات در برخی از واحدهای رمزگشا بیشتر از معادل آنها در حالت رمزگذار است. از طرفی در کاربردهای پر سرعت که به هر دو واحد نیاز است این عدم یکنواختی سرعت می تواند باعث بروز مشکلات مختلفی گردد. در این مقاله با بررسی واحد رمزگشا و چالشهای پیاده سازی آن طرحی پیشنهاد خواهد شد که در آن با تعریف توابع جدید می توان رمز کننده ای طراحی نمود که در ان نرخ گذردهی واحد رمزگشا برابر با نرخ گذردهی واحد رمزگذار است.
Authors
علی فانیان
دانشجوی دکتری برق - کامپوتر دانشگاه صنعتی اصفهان
مهدی برنجکوب
استادیار دانشکده برق - کامپیوتر دانشگاه صنعتی اصفهان
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :