مسعود معصومی - دانشجوی دوره دکترای الکترونیک شرکت صنایع مخابرات صا ایران صنعت مخابرا
ناصر معصومی - استادیار گروه مهندسی برق دانشکده برق وکامپیوتر دانشگاه تهران
محمدجواد قاسمی - کارشناس ارشد سخت افزار دانشکده برق و کامپیوتر دانشگاه تهران

در این مقاله روش جدیدی برای انتخاب سایز بهینة ترانزیستورها درمدارهای مجتمع دیجیتال CMOS باتوپولوژی (Differential Cascode Voltage Switch Logic) DCVSL ارائه می شود . این روش مبتنی برنتایج مدل سازی تاخیر گیتهای DCVSLو الگوریتم ژنتیک است و از آن در طراحی یک تمام جمع کننده DCVSL استفاده شده است . ابتدا سایز بهینه برای حصول کمترین تاخیر انتشار مدار محاسبه شده، سپس سایز بهینه نهایی با ملاحظه سرعت، انرژی و مساحت بدست آمده است . صحت نتایج با شبیه سازی ثابت شده است

بهینه سازی اندازة ترانزیستور، تمام جمع کننده DCVSL ، الگوریتم ژنتیک