طراحی کارآمد مدار جمع کننده برگشت پذیر با قابلیت پیشبینی رقم نقلی تحمل پذیر خطا
Publish Year: 1394
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 703
This Paper With 7 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEEE07_497
تاریخ نمایه سازی: 19 اردیبهشت 1395
Abstract:
اتلاف توان فاکتور مهمی در طراحی مدارهای VLSI است. منطق برگشتپذیر یکی از تحقیقات امیدوارکننده و نویدبخش در طراحی مدارهای کم توان در چند سال اخیر بوده است. یکی از مسائل مهم در منطق برگشتپذیر)بهدلیل ایدهآل نبودن سیستم و شرایط( تحمل- پذیری خطا میباشد. در این مقاله طراحی بهبودیافتهای از مدار جمع-کننده با قابلیت پیشبینی رقم نقلی تحملپذیر خطا ارائه میشود. در این مقاله ابتدا یک طراحی دوبیتی از مدار معرفی میشود و بعد چگونگی انتشار به n بیت توضیح داده میشود. این مدار تأخیر موجود در محاسبه حامل خروجی مدار جمعکننده پلهای را کاهش میدهد و به دلیل استفاده از دروازههای دارای ویژگی حفظ توازن، تحملپذیر خطا بوده و قابلیت شناسایی خطا در یک سیگنال را دارد. مدار طراحیشده از لحاظ تعداد دروازه استفاده شده، ورودی های ثابت، خروجی های زباله و هزینه ،٪68.75 ،04٪ کوانتومی نسبت به مدارهای طراحیشده پیشین، به میزان %40 و %30,43 پیشین بهبود یافته است.
Keywords:
Authors
سیده مهسا حسینی
دپارتمان مهندسی برق دانشگاه بین المللی امام رضا )ع(مشهد، ایران
یاشار کارآمد تبریزی
دپارتمان مهندسی برق دانشگاه آزاد اسلامی واحد گنابادگناباد، ایران
منیره هوشمند کفائیان
دپارتمان مهندسی برق دانشگاه بین المللی امام رضا )ع(مشهد، ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :