سیده مهسا حسینی - دپارتمان مهندسی برق دانشگاه بین المللی امام رضا )ع(مشهد، ایران
یاشار کارآمد تبریزی - دپارتمان مهندسی برق دانشگاه آزاد اسلامی واحد گنابادگناباد، ایران
منیره هوشمند کفائیان - دپارتمان مهندسی برق دانشگاه بین المللی امام رضا )ع(مشهد، ایران

اتلاف توان فاکتور مهمی در طراحی مدارهای VLSI است. منطق برگشتپذیر یکی از تحقیقات امیدوارکننده و نویدبخش در طراحی مدارهای کم توان در چند سال اخیر بوده است. یکی از مسائل مهم در منطق برگشتپذیر)بهدلیل ایدهآل نبودن سیستم و شرایط( تحمل- پذیری خطا میباشد. در این مقاله طراحی بهبودیافتهای از مدار جمع-کننده با قابلیت پیشبینی رقم نقلی تحملپذیر خطا ارائه میشود. در این مقاله ابتدا یک طراحی دوبیتی از مدار معرفی میشود و بعد چگونگی انتشار به n بیت توضیح داده میشود. این مدار تأخیر موجود در محاسبه حامل خروجی مدار جمعکننده پلهای را کاهش میدهد و به دلیل استفاده از دروازههای دارای ویژگی حفظ توازن، تحملپذیر خطا بوده و قابلیت شناسایی خطا در یک سیگنال را دارد. مدار طراحیشده از لحاظ تعداد دروازه استفاده شده، ورودی های ثابت، خروجی های زباله و هزینه ،٪68.75 ،04٪ کوانتومی نسبت به مدارهای طراحیشده پیشین، به میزان %40 و %30,43 پیشین بهبود یافته است.

برگشت پذیر، جمع کننده، حفظ توازن، تحمل پذیر خطا، جمعکننده با قابلیت پیشبینی رقم نقلی