امیر غفاری - دانشجوی کارشناسی ارشد الکترونیک دانشکده مهندسی برق - گروه الکترونیک
سیدادیب ابریشمی فر - استادیار گروه الکترونیک دانشکده مهندسی برق - گروه الکترونیک دانشگاه

در این مقاله روشهای مختلف برای افزایش محدوده قفل شدن در ساختارهای حلقه قفل تاخیر نوع آنالوگ بررسی و مقایسه شده اند. ساختارهای مقایسه شده شامل پنج ساختار میشود که عبارتند از : 1- DLL با استفاده از PD با مدار باز نشانی 2- ساختار تصحیح خودبخودی 3- DLL با خط تاخیر Replica 4- DLL با مدار بازنشانی اولیه 5- ساختار ترکیبی PLL/DLL . ساختارهای فوق از لحاظ محدوده قفل شدن ، محدوده فرکانسی ، Jitter زمانی و سایر مشخصات با یکدیگر مقایسه میشوند.

حلقه قفل تاخیر ، PLL , DLL ، محدوده قفل شدن ، تولید پالس ساعت