بهینه کردن مصرف توان وتاخیر در طراحی جمع کننده کامل با تکنیک جدید GDI
Publish place: The Second International Conference and the Third National Conference on the Application of New Technologies in Engineering Sciences
Publish Year: 1394
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 626
This Paper With 12 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ITCC02_434
تاریخ نمایه سازی: 21 شهریور 1395
Abstract:
در این مقاله طراحی و پیاده سازی جدیدی از یک سلول تمام جمع کننده با تکنیک GDI ارائه شده است. در این روش برای پیاده سازی توابع XOR و XNOR ساختار مداری جدیدی پیشنهاد شده که مشکلات از دست دادن ولتاژ آستانه و اتلاف توان استاتیک در خروجی را از بین می بد و مدار دارای سویینگ کامل در خروجی می باشد و در ادامه با قراردادن ترانزیستور SLEEP در ساختار سلول تمام جمع کننده توان کل مدار کاهش می یابد و با بهینه سازی اندازه W/L ترانزیستورها سرعت مدار افزایش و توان و تأخیر حداقل می شود و با توجه به نتایج شبیه سازی و مقایسه با طراحی های دیگر، مدار پیشنهادی دارای کمترین ترانزیستور، کاهش پیچیدگی و ضریب توان تأخیر انتشار PDP فوق العاده کمی برای با 2/8e-15j است و ولتاژ منبع در مقادیر مختلف از نظر توان مقایسه شده است. شبیه سازی مدارات در تکنولوژی 180 نانومتر CMOS و توسط نرم افزار HSPICE انجام شده است.
Keywords:
Authors
محمدجعفر کارگر
دانشجوی کارشناسی ارشد دانشگاه آزاد اسلامی واحد فسا
سیدعلی امام قریشی
دانشگاه آزاد اسلامی واحد فسا
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :