پیاده سازی یک سلول تمام جمع کننده تک بیتی CMOS با مصرف توان پایین
Publish place: کنفرانس بین المللی مهندسی برق
Publish Year: 1395
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 739
This Paper With 6 Page And PDF and WORD Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICELE01_493
تاریخ نمایه سازی: 21 شهریور 1395
Abstract:
در این مقاله یک سلول تمام جمع کننده با توان کم و کارایی بالا با استفاده از مدل طراحی پل ارائه شده است. مدل طراحی پل دارای نظم بیشتر و چگالی بالاتر نسبت به مدل طراحی CMOS متداول می باشد. شبیه سازی مدار با استفاده از شبیه ساز HSPICE و با تکنولوژی 32nm CMOS و با تغذیه 0.9 V انجام شده است. برطبق شبیه سازی انجام شده نتایج خوبی برای انرژی و توان مصرفی مدار حاصل گردیده بطوری که PDP برابر با 9.42×10-17 J و توان مصرفی برابر با 0.68 uwمی باشد.
Keywords:
Authors
شکیلا رضاپور
دانشجوی کارشناسی الکترونیک- دانشکده فنی مهندسی- دانشگاه پیام نور
راحله رئیسی گودوئی
دانشجوی کارشناسی الکترونیک- دانشکده فنی مهندسی- دانشگاه پیام نور
فاطمه جعفری
دانشجوی کارشناسی الکترونیک- دانشکده فنی مهندسی- دانشگاه پیام نور
مهدی فرجی
مربی- دانشکده فنی مهندسی- دانشگاه پیام نور
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :