طراحی یک معماری آزمایش شبه تصادفی جهت تخمین طول آزمایش برای اشکالات

Publish Year: 1395
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 581

This Paper With 9 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:

شناسه ملی سند علمی:

DSCONF02_260

تاریخ نمایه سازی: 21 شهریور 1395

Abstract:

پیشرفت های پی درپی در فرایند ساخت مدارات مجتمع، طراحان را قادر ساخته است تا به راحتی معماری های بسیار پیچیده، متراکم وعملکردی را روی یک تراشه واحد انجام دهند. در میان هسته هایی که غالبأ روی هر تراشه واحدد فشرده شده اند، حافظه ها شایدبیشترین استفاده را دارند. برای کاهش سطح خطا در قطعات شامل حافظه، تست های حافظه با پوشش حالات بسیار زیاد لازم است کهتست های قطعی پوشش اشکال 100 % را برای خرابی های مشخص شده (پیش بینی شده) دارا هستند. تست های شبه تصادفیحافظه، تسته ایی هستند که قابلیت آشکارسازی هر نوع خرابی از هر نوعی را دارا هستند. البته با احتمال کمتر از 100 % که پوششخرابی ماژولار بوده و وابسته به زمان تست می باشد. در این مقاله، یک معماری آزمایش شبه تصادفی طراحی شده است به طوریکه بتوانبا استفاده از آن حافظه ها را تحت آزمایش شبه تصادفی قرار داد و با استفاده از آن طول آزمایش تصادفی را به صورت تجربی تخمین زد.

Authors

اعظم خراسانی مقدم

دانشجوی کارشناسی ارشد، گروه کامپیوتر، دانشگاه آزاد اسلامی، واحد بافت، بافت، ایران

رضا نورمندی پور

استادیار، گروه کامپیوتر، دانشکده فنی و مهندسی، دانشگاه آزاد اسلامی، واحد سیرجان، سیرجان، ایران

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • Michael L. Bushnell , Vishwani D. Agrawal , sessentials of ...
  • Dekker, R. et al., "fault modeling and test algorithm development ...
  • computation of test length for pseudo -random memory tests" _ ...
  • imp lementation of psudo-random memory tests on theء [4] Ad ...
  • David, R. et al. :Random pattern testing versus deterministic testing ...
  • Mazumder, P. , :Parallel testing of parametric faults in a ...
  • Marcus Hedlund , "IEEE P150 The Standard for Embedded Core ...
  • Rajsuman, Rochit , ; _ S yst em-On-a-Chip : Design ...
  • Henry Beker & Fred Piper : "Cipher Systems _ the ...
  • Bruce Schneier : "Applied Cryptography protocol, algorithm , and source ...
  • BIST Methodology for _ omprehensive Testing of RAM with A:ه ...
  • نمایش کامل مراجع