بررسی توان در مدار وارونگرCMOS با استفاده از تکنولوژی های 90nm 65 و nm و کاهش ولتاژ منبع تغذیه
Publish Year: 1391
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 467
This Paper With 5 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NCNIEE01_025
تاریخ نمایه سازی: 25 آذر 1395
Abstract:
امروزه ناحیه تمرکز اصلی در صنعتVLSI اتلاف توان و مصرف توان تراشه می باشد.تکنیک های مختلف براساس مدهای ذخیره توان،طراحی ساختار،بازسازی مدارها،طرح توزیع کلاک توسعه داده شده اند.سیستمهای کدگذاری متفاوت برای کاهش کار سوییچینگ مدار توسعه داده شده است.هم اکنون صنعت بسوی نانوتکنولوژی درحال حرکت است ، به همین دلیل در این مقاله سعی شده است تا با استفاده ازترانزیستورهایی در مقیاس نانو و کاهش ولتاژ منبع تغذیه با توجه به تکنولوژی در نظر گرفته شده در هر مرحله ، توان مصرفی را در مدار cmos تا حد امکان کاهش دهیم .
Authors
فروغ فلاحی
دانشجوی کارشناسی ارشد دانشگاه آزاد اسلامی واحد فسا
محمود آل شمس
عضو هیات علمی دانشگاه آزاد اسلامی واحد فسا
عباس کمالی
عضو هیات علمی دانشگاه آزاد اسلامی واحد فسا
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :