ناشر تخصصی کنفرانس های ایران

لطفا کمی صبر نمایید

Publisher of Iranian Journals and Conference Proceedings

Please waite ..
Publisher of Iranian Journals and Conference Proceedings
Login |Register |Help |عضویت کتابخانه ها
Paper
Title

طراحی و شبیه سازی مدار راه انداز برای کاهش تاخیر در مدارهایی با قابلیت Sleep

Year: 1395
Publish place:
COI: NCAEC02_033
Language: PersianView: 186
This Paper With 13 Page And PDF Format Ready To Download

Buy and Download

با استفاده از پرداخت اینترنتی بسیار سریع و ساده می توانید اصل این Paper را که دارای 13 صفحه است به صورت فایل PDF در اختیار داشته باشید.
آدرس ایمیل خود را در کادر زیر وارد نمایید:

Authors

حمید شفاعت فر - گروه مهندسی برق، واحد کازرون، دانشگاه آزاد اسلامی واحد کازرون
بابک غلامی - گروه مهندسی برق، واحد کازرون، دانشگاه آزاد اسلامی واحد کازرون
حمید کیوانی - گروه مهندسی برق، واحد کازرون، دانشگاه آزاد اسلامی واحد کازرون

Abstract:

هر مدار محاسباتی بدون استفاده از جمع کننده کامل نبوده است، بعلاوه یکی از عملکردهای اولیه مدارهای محاسباتی جمع کننده ها هستند. این واحدهای جمع کننده معمولا برای هدف کاهش توان مصرفی و کاهش تاخیر استفاده می شود. طراحان برای میزان جریان نشتی نگران هستند، هدف عمده این است که اتلاف توان به حداقل برسد. برای دستگاه های الکترونیکی قابل حمل این مسیله معادل بیشترین طول عمر باطری است. وقتی که یک تلفن همراه در حالت استندبای است بخش معینی از مدارات خاموش هستند، یا اینکه غیرفعال هستند.این مدارات مقداری جریان نشتی دارند. در این پژوهش توان نشتی و نویز اتصال زمین به طور قابل توجه با sleep tr در طراحی تمام جمع کننده کاهش می یابد. اندازه sleep tr به وسیله روش تغییر اندازه ترازیستور تعیین می شود. جمع کننده چهار بیتی با استفاده از جمع کننده یک بیتی به عنوان مرجع تکمیل می شود. شبیه سازی نشان می دهد که توان نشتی در مدت استندبای در جمع کننده یک بیتی و چهار بیتی موثر است. شبیه سازی نشان می دهد ه توان نشتی در مدت استندبای در جمع کننده یک بیتی و چهار بیتی موثر است. شبیه سازی توان اکتیو و نویز اتصال زمین با استفاده از تکنولوژی 130nm cmos انجام شده است.

Keywords:

ترانزیستور sleep، سرعت راه انداز، توان مصرفی، تاخیر

Paper COI Code

This Paper COI Code is NCAEC02_033. Also You can use the following address to link to this article. This link is permanent and is used as an article registration confirmation in the Civilica reference:

https://civilica.com/doc/584452/

How to Cite to This Paper:

If you want to refer to this Paper in your research work, you can simply use the following phrase in the resources section:
شفاعت فر، حمید و غلامی، بابک و کیوانی، حمید،1395،طراحی و شبیه سازی مدار راه انداز برای کاهش تاخیر در مدارهایی با قابلیت Sleep،دومین کنفرانس ملی دستاورهای نوین در برق وکامپیوتر،Esfarayen،،،https://civilica.com/doc/584452

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :

  • Syamala, Y., Tilak, A.V.N.. 2011), Reversible arithmetic logic unit. In: ...
  • Morrison, M., Ranganathan, N.: _ (2011), Design of a reversible ...
  • Rani, R., Upasana A., Neelam S.:High Speed Arithmetic Logical Unit ...
  • Songpol Ongwattanakul, Phaisit Chewputtanagu _ David J. Jackson, Kenneth G. ...
  • . Thaplyal, H., Srinivas, M.B.: Novel reversible multiplier architecture using ...
  • Morgenshtein A, A. Fish, I.A. Wagner; Gate Diffusion Input (GDI)-A ...
  • Morgenshteine A., M. Moreinis ; Unified Logical Effort-A Method for ...
  • Asynchronous gate -diffision-input (GDI) circuits" , IEEE Trans VLSI, April ...
  • Dhar K, Design of a Low Power High Speed Energy ...
  • Koppad D., Hiremath S., Low Power Full Adder Circuit Using ...
  • Kumar R, H. Singh, 10-T Full Subtraction logic using GDI ...
  • H.-S. Won, K.-S. Kim, K.-O. Jeong, K.-T. Park, K.-M. Choi, ...
  • Research Info Management

    Certificate | Report | من نویسنده این مقاله هستم

    اطلاعات استنادی این Paper را به نرم افزارهای مدیریت اطلاعات علمی و استنادی ارسال نمایید و در تحقیقات خود از آن استفاده نمایید.

    Scientometrics

    The specifications of the publisher center of this Paper are as follows:
    Type of center: Azad University
    Paper count: 1,301
    In the scientometrics section of CIVILICA, you can see the scientific ranking of the Iranian academic and research centers based on the statistics of indexed articles.

    New Papers

    Share this page

    More information about COI

    COI stands for "CIVILICA Object Identifier". COI is the unique code assigned to articles of Iranian conferences and journals when indexing on the CIVILICA citation database.

    The COI is the national code of documents indexed in CIVILICA and is a unique and permanent code. it can always be cited and tracked and assumed as registration confirmation ID.

    Support