طراحی و شبیه سازی مدار راه انداز برای کاهش تاخیر در مدارهایی با قابلیت Sleep
Publish place: دومین کنفرانس ملی دستاورهای نوین در برق وکامپیوتر
Publish Year: 1395
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 466
This Paper With 13 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NCAEC02_033
تاریخ نمایه سازی: 7 اردیبهشت 1396
Abstract:
هر مدار محاسباتی بدون استفاده از جمع کننده کامل نبوده است، بعلاوه یکی از عملکردهای اولیه مدارهای محاسباتی جمع کننده ها هستند. این واحدهای جمع کننده معمولا برای هدف کاهش توان مصرفی و کاهش تاخیر استفاده می شود. طراحان برای میزان جریان نشتی نگران هستند، هدف عمده این است که اتلاف توان به حداقل برسد. برای دستگاه های الکترونیکی قابل حمل این مسیله معادل بیشترین طول عمر باطری است. وقتی که یک تلفن همراه در حالت استندبای است بخش معینی از مدارات خاموش هستند، یا اینکه غیرفعال هستند.این مدارات مقداری جریان نشتی دارند. در این پژوهش توان نشتی و نویز اتصال زمین به طور قابل توجه با sleep tr در طراحی تمام جمع کننده کاهش می یابد. اندازه sleep tr به وسیله روش تغییر اندازه ترازیستور تعیین می شود. جمع کننده چهار بیتی با استفاده از جمع کننده یک بیتی به عنوان مرجع تکمیل می شود. شبیه سازی نشان می دهد که توان نشتی در مدت استندبای در جمع کننده یک بیتی و چهار بیتی موثر است. شبیه سازی نشان می دهد ه توان نشتی در مدت استندبای در جمع کننده یک بیتی و چهار بیتی موثر است. شبیه سازی توان اکتیو و نویز اتصال زمین با استفاده از تکنولوژی 130nm cmos انجام شده است.
Keywords:
Authors
حمید شفاعت فر
گروه مهندسی برق، واحد کازرون، دانشگاه آزاد اسلامی واحد کازرون
بابک غلامی
گروه مهندسی برق، واحد کازرون، دانشگاه آزاد اسلامی واحد کازرون
حمید کیوانی
گروه مهندسی برق، واحد کازرون، دانشگاه آزاد اسلامی واحد کازرون
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :