تمام جمع کننده تفاضلی 0.31 ns در تکنولوژی CMOS 0.5 μm

Publish Year: 1383
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,552

This Paper With 5 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:

شناسه ملی سند علمی:

ICEE12_063

تاریخ نمایه سازی: 13 مهر 1387

Abstract:

در این مقاله روش کمینه کردن تاخیر انتشار مدارهای تمام جمع کننده DCVSL (Full-Adder)با تعیین سایر بهینه ترانزیستورهای NMOS وPMOS در تکنولوژی CMOS 0.5 μm ارائه می شود . روش مزبور به یک تمام جمع کننده DCVSL اعمال شده و سایز بهینه ترانزیستورهای NMOS و PMOS مدار بترتیب 45μm و25μm بدست آمد . نتایج شبیه سازی نشان دهنده کمینه شدن تاخیر انتشار مدار و کاهش آن تا 0.31ns و علت بزرگتر بودن سایز NMOS نسبت به PMOS وجود فیدبک مثبت در مدار است .

Keywords:

تکنولوژی CMOS 0.5 μm و Full-Adder , DCVSL

Authors

مسعود معصومی

دانشجوی دوره دکتری الکترونیک دانشکده مهندسی برق دانشگاه صنعتی خواجه نصیرالدین طوسی

محمد جواد قاسمی

دانشجوی دوره کارشناسی ارشد سخت افزار ، دانشکده برق و کامپیوتر دانشگاه صنعتی خواجه نصیرالدین طوسی

ناصر معصومی

استادیار گروه مهندسی برق و کامپیوتر دانشگاه تهران

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • J. M. Rabaey, ،، Digital integrated circuits, ' ...
  • "» Edition, Prentice-Hall, 2002. ...
  • C. Hu, _ Future CMOS scaling and reliability, .. IEEE ...
  • M. A. Cirit, ،، Transistor sizing in CMOS circuits, in ...
  • L. G. Heller, W. R. Griffin, J. W. Davis and ...
  • K.Chu and D. Pulfery, :Design procedures for Differential Cascade Voltage ...
  • K.Chu and D. Pulfery, _ comparison of CMOS circuit techniques: ...
  • M. Renaudin and B. _ Hassan, The design of fast ...
  • M. Shams, *Modeling and optimization of CMOS logic circuits with ...
  • T. Sakurai and R.Newton, Alpha-power law MOSFET model and its ...
  • M. Shams, M. Elmasry, A formulation for quick evaluation and ...
  • J. Yuan and C. Svensson, ،New single-clock CMOS latches and ...
  • S. M. Kang and Y. Leblebici, CMOS digital integrated circuits ...
  • نمایش کامل مراجع