مدل سازی اثر مقاومت پلی سیلیسایدی گیت روی تاخیر و مصرف توان وارونگرها با استفاده از روش RC توزیع شده و کابرد تکنیک انشعاب سازی در افزایش کارایی مدار
Publish place: 12th Iranian Conference on Electric Engineering
Publish Year: 1383
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,592
This Paper With 7 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE12_113
تاریخ نمایه سازی: 13 مهر 1387
Abstract:
تاخیر در یک وارونگر ناشی از دو عامل عمده ، بار خروجی و انتشار سیگنال فرمان در گیت می باشد . قسمت دوم بدلیل مقاومت پلی سیلیساید گیت (PGR) می باشد . با افزایش پهنای گیت (W) این تاخیر غالب شده و شدیدا افزایش می یابد . این اثر باعث می شود که ترانزیستورهای وارونگر مدت زمان بیشتری با هم در ناحیه اشباع کار کنند (در حالت گذر) ، لذا توان مصرفی Short Circuit شدیدا افزایش می یابد . ما در این مقاله مقاومت PGR را با استفاده از تکنیکRC توزیع شده مدل کرده و برای کاهش اثر منفی آن در کارایی مدار ، از روش انشعاب سازی به یک شیوه بهینه استفاده می کنیم . برای کاستن این اثر با توجه به مدل ارائه شده برای این پدیده ، از انشعاب سازی استفاده می کنند . نتایج حاصل از مدل پیشنهاد شده با نتایج شبیه سازی HSPICE کاملا توافق دارد .
Authors
یارالله کولیوند
دانشگاه تهران گروه مهندسی برق و کامپیوتر
علی ذهبی
دانشگاه تهران - گروه مهندسی برق و کامپیوتر
ناصر معصومی
دانشگاه تهران - گروه مهندسی برق و کامپیوتر
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :