Area and Power Optimization Method for High-Speed Dual VT Domino Logic with Noise Constraint
Publish place: 12th Iranian Conference on Electric Engineering
Publish Year: 1383
نوع سند: مقاله کنفرانسی
زبان: English
View: 1,909
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE12_114
تاریخ نمایه سازی: 13 مهر 1387
Abstract:
A new design methodology for dual Vt domino logic design based on noise, area and power constraints is presented. We have proposed the optimum ranges for the evaluation network tree are Wmin
Keywords:
Domino logic , dual threshold voltage keeper transistor , evaluation network transistor , subthreshold leakage current , skew inverter
Authors
A Zahabi
ECE Department University of Tehran
Y Koolivand
ECE Department University of Tehran
A Afzali-kusha
ECE Department University of Tehran
M Nourani
EE Department University of Texas
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :