محمد آسیایی - استادیار، دانشکده فنی و مهندسی، دانشگاه دامغان، دامغان، ایران

در این مقاله یک مدار دومینو جدید برای کاهش توان مصرفی گیت های عریض بدون کاهش چشم گییر سرعت پیش نهاد می شود. درتکنیک مداری پیشنهادی از مقایسه جریان شبکه پایین کش با جریان مرجع جهت تولید خروجی مناسب استفاده می شود. بدین طریق دامنهتغییرات دو سر شبکه پایین کش کم شده و توان مصرفی کاهش می یابد. همچنین از یک ترانزیستور در حالت دیودی به صورت سری با شبکهپایین کش استفاده شده است تا جریان نشتی زیر آستانه کاهش و مصونیت در برابر نویز افزایش یابد. شبیه سازی گیت های OR عریض با استفاده ازنرم افزار HSPICE در فناوری 90 نانومتر CMOS انجام شده است. نتایج شبیه سازی گیت های 64OR بیتی در تاخیر یکسان، 39 % کاهش توان و2/1 برابر بهبود مصونیت در برابر نویز را نسبت به مدار دومینو استاندارد نشان می دهند.

منطق دومینو، گیت های عریض، جریان نشتی، مصونیت در برابر نویز