ابزار تزریق اشکال مبتنی بر شبیه سازی در مدل های Verilog
Publish place: 14th Annual Conference of Computer Society of Iran
Publish Year: 1387
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 2,203
This Paper With 8 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ACCSI14_076
تاریخ نمایه سازی: 26 مهر 1387
Abstract:
ایجاد مکانیزم های تحمل پذیر اشکال در سیستم های تعبیه شده گام بسیار مهمی در طراحی سیستم های تعبیه شده مطمئن می باشد. یکی از راه های ارزیابی مکانیزم های تحمل پذیر اشکال در طراحی سیستم های تعبیه شده مطمئن استفاده از روش تزریق اشکال مبتنی بر شبیه سازی می باشد که دارای قابلیت کنترل و مشاهده بالا در آزمایشات تزریق اشکال می باشد. اینمقاله یک ابزار تزریق اشکال مبتنی بر شبیه سازی را به منظور ارزیابی مکانیزم های تحمل پذیری اشکال در سیستم های دیجیتال که با استفاده از زبان توصیف سخت افزار Verilog بیان شده اند، ارایه می دهد. این ابزار قادر به استخراج پارامترهای پوشش کشف اشکال و تاخیر کشف اشکال بوده و همچنین بررسی انتشار اشکال را امکان پذیر می سازد. عملکرد این ابزار شامل دو بخش، 1) تزریق اشکالات ماندگار یا گذرا با اعمال سیگنال تزریق اشکال در داخل کVerilog، 2)تحلیل نتایج شبیه سازی حاصل از تزریق اشکال می باشد. این ابزار قابلیت تزریق اشکال در همه سطوح تجرید شامل سوییچ، گیت، جریان داده، رفتاری و ساختاری را دارد.
Keywords:
تزریق اشکال (Fault Injection) , پوشش کشف خطا (Fault Detection Coverage) , سیستم های تعبیه شده (Embedded Systems) , انتشار اشکال (Fault Propagation) , ارزیابی اتکاپذیری (Dependability Evaluation)
Authors
معصومه سادات جاسمی
دانشکده فنی دانشگاه رازی
امیر رجب زاده
استادیار دانشکده فنی دانشگاه رازی
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :