Publisher of Iranian Journals and Conference Proceedings

Please waite ..
CIVILICAWe Respect the Science
Publisher of Iranian Journals and Conference Proceedings
عنوان
Paper

New method in FPGA implementation of AES algorithm

تعداد صفحات: 10 | تعداد نمایش خلاصه: 163 | نظرات: 0
سال انتشار: 1395
کد COI Paper: OUTLOOKECE01_011
زبان Paper: Englishglish
(فایل این Paper در 10 صفحه با فرمت PDF قابل دریافت می باشد)

راهنمای دانلود فایل کامل این Paper

اگر در مجموعه سیویلیکا عضو نیستید، به راحتی می توانید از طریق فرم روبرو اصل این Paper را خریداری نمایید.

با عضویت در سیویلیکا می توانید اصل مقالات را با حداقل ۳۳ درصد تخفیف (دو سوم قیمت خرید تک Paper) دریافت نمایید. برای عضویت در سیویلیکا به صفحه ثبت نام مراجعه نمایید.در صورتی که دارای نام کاربری در مجموعه سیویلیکا هستید، ابتدا از قسمت بالای صفحه با نام کاربری خود وارد شده و سپس به این صفحه مراجعه نمایید.

لطفا قبل از اقدام به خرید اینترنتی این Paper، ابتدا تعداد صفحات Paper را در بالای این صفحه کنترل نمایید.

برای راهنمایی کاملتر راهنمای سایت را مطالعه کنید.

خرید و دانلود فایل Paper

با استفاده از پرداخت اینترنتی بسیار سریع و ساده می توانید اصل این مقاله را که دارای 10 صفحه است در اختیار داشته باشید.

قیمت این مقاله : 3,000 تومان

آدرس ایمیل خود را در کادر زیر وارد نمایید:

مشخصات نویسندگان Paper New method in FPGA implementation of AES algorithm

Behnam Yavari - Faculty of Electrical and Computer, Shiraz University, Shiraz,
Abolfazl Ebrahimnejad - Faculty of Electrical and Computer, Shiraz University, Shiraz,

چکیده Paper:

NIST has announced Rijndeal as Advanced Encryption Standard (AES) in October 2nd 2000. Before that, DES was used, which was invalid because of imperfection and fault at the time of invasions. AES is a symmetric parochialalgorithm code. There are 3 different architectures for coding and decoding the 128bit data using AES algorithm. Coding and decoding units have aprocessing unit key beside them in addition to data processing unit, which produce under-keys at the same time of processing. The first one is calledrepetitive basic AES which uses a set of hardware constitutively in order to process 10 procedures. The second is one-stage outer pipeline in parish. These two architectures were synthesized and produced in Spartan-3 as FPGA parts. Basic repetitive AES coder, codes data in 1.3Gbit/s and one-stage pipeline codes them in 2.3 Gbit/s. The 3rd architecture is a developed type of one stage pipeline into a 4 level pipelines. This architecture was produced in Virtex4, as a Xilinx family. Advantage of use increased up to 14.3Gbit/s. In addition, by the first and second architectures synthesizing in this hardware, 2.8Gbit/s and 5.8Gbit/s advantages of use have been reached.

کلیدواژه ها:

AES, Coding, Cryptography, Decoding, FPGA

کد Paper/لینک ثابت به این Paper

برای لینک دهی به این Paper می توانید از لینک زیر استفاده نمایید. این لینک همیشه ثابت است و به عنوان سند ثبت Paper در مرجع سیویلیکا مورد استفاده قرار میگیرد:

https://civilica.com/doc/624694/

کد COI Paper: OUTLOOKECE01_011

نحوه استناد به Paper:

در صورتی که می خواهید در اثر پژوهشی خود به این Paper ارجاع دهید، به سادگی می توانید از عبارت زیر در بخش منابع و مراجع استفاده نمایید:
undefined, undefined و undefined, undefined,1395,New method in FPGA implementation of AES algorithm,اولین همایش ملی نگرشی نوین در مهندسی برق و کامپیوتر,Kermanshah,,,https://civilica.com/doc/624694

در داخل متن نیز هر جا که به عبارت و یا دستاوردی از این Paper اشاره شود پس از ذکر مطلب، در داخل پارانتز، مشخصات زیر نوشته می شود.
برای بار اول: (1395, Yavari, Behnam؛ Abolfazl Ebrahimnejad)
برای بار دوم به بعد: (1395, Yavari؛ Ebrahimnejad)
برای آشنایی کامل با نحوه مرجع نویسی لطفا بخش راهنمای سیویلیکا (مرجع دهی) را ملاحظه نمایید.

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مPaperقاله لینک شده اند :

  • National Institute of Standards and Technology, ،#Federal Information Processing Standard ...
  • A.J. Elbwirt, W. Yip, B. Chetwynd, and C. Paar, ، ...
  • A.Dandalis, V.K. Prasanna. J.D.P Rolim.? A comparative study of Performance ...
  • C.W.Huang, C.J.Chang, M.Y.Lin, H.Y.Tai.» The FPGA Imp lementation of 128-bits ...
  • M. McLoone and J.V. McCanny, *High Performance Single-Chip FPGA Rijndael ...
  • Virtex-4 FPGA User Guide UG070 (v2.6) December 1, 2008 www.xilinx.com. ...
  • K. Stevens, O. A. Mohamed.? Single-chip FPGA Imp lementation of ...
  • Carlos Cid Royal Holloway, University of London United Kingdom, Sean ...
  • Jorg J. Buchholz، _ M atl abImp lementation of the ...
  • Research Info Management

    Certificate | Report Paper

    Export Citation info of this Paper to research management softwares

    علم سنجی و رتبه بندی Paper

    مشخصات مرکز تولید کننده این Paper به صورت زیر است:
    نوع مرکز: state university
    تعداد مقالات: 16,216
    در بخش علم سنجی پایگاه سیویلیکا می توانید رتبه بندی علمی مراکز دانشگاهی و پژوهشی کشور را بر اساس آمار مقالات نمایه شده مشاهده نمایید.

    New RelatedPapers

    Share this paper

    WHAT IS COI?

    COI is a national code dedicated to all Iranian Conference and Journal Papers. the COI of each paper can be verified online.

    Support