طراحی یک ضرب کننده 16 بیتی Vedic با توان مصرفی پایین
Publish place: دومین کنفرانس ملی رویکردهای نو در مهندسی برق و کامپیوتر
Publish Year: 1395
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 841
This Paper With 5 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NAECE02_010
تاریخ نمایه سازی: 11 مرداد 1396
Abstract:
در این مقاله یک ضرب کننده 16 بیتی Vedic توان پایین بر روی FPGAسری Spartan6 پیاده سازی شده است. بوسیله ی تکنیک های PrecomputingوClock gating توان مصرفی ضرب کننده به میزان 14 درصد کاهش داده شده است. دراین روش ها با استفاده از کاهش فعالیت مدار توان تلفاتی کاهش داده شده است. با کاهش گذرهای صفر به یک توان تلفاتی دینامیک مدار به طور موثر کاهش میابد.این ضرب کننده توان پایین توسط نرم افزار ISE13.2 طراحی و شبیه سازی شده است.
Keywords:
Authors
رضا قلی نژاد
دانشکده برق دانشگاه شهید بهشتی
علیرضا حسن زاده
دانشکده برق دانشگاه شهید بهشتی
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :