مسیریابی بهینه تحمل پذیر خطا برای شبکه های روی تراشه

با افزایش قدرت پردازنده های امروزی و نیاز روز افزون به پردازش های سنگین، شبکه ای از منابع و پردازنده ها بر روی تراشه قرار داده شده است NOC ، برقراری ارتباط بین این منابع و توانایی شبکه در پاسخگویی به نیازمندی های کاربردی از جمله مسایلی هستند که به چالش کشیده می شوند (جباروند بهروز ، 1389 ) و همچنین با پیشرفت روزافزون فنآوری ،ابعاد ترانزیستور ها و اتصالات در حال کاهش است که این امر حساسیت آنها را نسبت به عوامل بیرونی افزایش می دهد . بنابراین این مواجه با اشکال یکی از مهم ترین چالش های موجود در طراحی مدارهای دیجیتال در فناوری های جدید است . خطاها به دلایل مختلفی رخ می دهند که بسته به منبع آنها ،مدت زمان اثر و یا بازگشت آنها و پارامتر های دیگر ،انواع مختلفی از خطاها را می توانیم نام ببریم . هدف از ارایه این پایان نامه ، طراحی، پیاده سازی و شبیه سازی الگوریتم مسیریابی جدیدی با استفاده از یک استراتژی خاص در شبکه های روی تراشه می باشد که قابلیت تحمل پذیری و جلوگیری از رخداد خطا را ،جدا از اینکه خطا در شبکه چگونه و در چه زمانی رخ می دهد ، داشته باشد .

Keywords:

الگوریتم مسیریابی , استراتژی , شبکه روی تراشه