طراحی معماری BIST جهت تست و مکان یابی خطا در LUTs در FPGAs بر پایه SRAM
عنوان مقاله: طراحی معماری BIST جهت تست و مکان یابی خطا در LUTs در FPGAs بر پایه SRAM
شناسه ملی مقاله: CITCOMP02_338
منتشر شده در دومین کنفرانس بین المللی پژوهش های دانش بنیان در مهندسی کامپیوتر و فناوری اطلاعات در سال 1396
شناسه ملی مقاله: CITCOMP02_338
منتشر شده در دومین کنفرانس بین المللی پژوهش های دانش بنیان در مهندسی کامپیوتر و فناوری اطلاعات در سال 1396
مشخصات نویسندگان مقاله:
هادی جهانی راد - استادیار گروه برق و الکترونیک، دانشگاه کردستان، سنندج، ایران
هانیه کرم - گروه مدارمجتمع دیجیتال، دانشکده فنی مهندسی، دانشگاه کردستان، سنندج، ایران
خلاصه مقاله:
هادی جهانی راد - استادیار گروه برق و الکترونیک، دانشگاه کردستان، سنندج، ایران
هانیه کرم - گروه مدارمجتمع دیجیتال، دانشکده فنی مهندسی، دانشگاه کردستان، سنندج، ایران
امروزه آزمون قطعات دیجیتالی، از اهمیت خاصی برخوردار است. از این رو روش های زیادی، جهت تست خطا ارایه شده است. یکی از بهترین روش ها، خودتست کنندگی داخلی است. ما در این مقاله یک روش مقایسه ای جهت پیاده سازی این نوع آزمون، بر روی LUTsتراشه ی صنعتی FPGA ارایه داده ایم. جهت بررسی این روش، ما به کمک نرم افزار قدرتمند H_SPICE آزمون ارایه شده را بر روی LUTها با دقت 45 نانومتر پیاده سازی کردیم. از مزایای این روش می-توان به پوشش بالای خطا و کاهش هر گونه احتمال خطا اشاره کرد.
کلمات کلیدی: FPGA، خودآزمونگر داخلی، BIST، مقایسه کننده، LUT
صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/696279/