ارایه طرح دیجیتالی و معماری سخت افزاری برای پردازش گر سیگنال رادار HighPRF بر مبنای تراشه FPGA
Publish place: 2nd International Conference on Electrical Engineering
Publish Year: 1396
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 722
This Paper With 11 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICELE02_214
تاریخ نمایه سازی: 7 اسفند 1396
Abstract:
امروزه طراحی و بکارگیری رادارهای با فرکانس تکرار پالس بالا به دلیل مزایایی که در ارسال توان متوسط بالا و مقابله با کلاترهای گسترده و جمینگ دارند[1]، بسیار مرسوم است اما همواره طراحی و پیاده سازی دیجیتالی پردازشگرهایی که بتوانند محدوده دینامیکی بالای سیگنال ورودی اینگونه رادارها را پوشش دهند، با چالش هایی همراه بوده است در این مقاله روشی برای طراحی دیجیتالی و تعیین معماری سخت افزاری پردازشگر سیگنال رادار HPRF نوعی ارایه میگردد، این روش مبتنی بر استفاده از نرم افزار ارایه شده توسط شرکت زایلینکس به نام XSG میباشد که امکان طراحی و توسعه ساده تر پردازشگرهای دیجیتال مبتنی بر تراشه FPGA را در محیط نرم افزار سیمولینک متلب فراهم آورده است.[2] نتایج شبیه سازی سخت افزاری و مقایسه خروجیهای آن با پردازشگر آنالوگ رادار نوعی، بیانگر طراحی مناسب این پردازشگر برای یک رادار HPRF میباشد.
Keywords:
رادار با فرکانس تکرار پالس بالا , کلاتر , تراشه FPGA , پردازش پالس داپلر , نرم افزار سیستم ژنراتور.XSG
Authors
محمدجواد فیروزی
گروه مخابرات، دانشکده تحصیلات تکمیلی، دانشگاه علوم و فنون هوایی شهید ستاری، تهران، ایران
حمیدرضا دلیلی اسکویی
استادیار گروه مخابرات، دانشگاه علوم و فنون هوایی شهید ستاری، تهران، ایران
رضا فاطمی مفرد
استادیار گروه مخابرات، دانشگاه صنعتی مالک اشتر، تهران، ایران