کاهش نرخ خطای نرم چندگانه مدارهای ترکیبی مبتنی بر اندازه گذاری دروازه ها بر مبنای پارامتر حساسیت

یکی از مهمترین چالشها برای سیستمهای دیجیتال در مقیاس نانو، کاهش قابلیت اطمینان ناشی از افزایش نرخ خطای نرم این سیستمهامیبا شد . با ر سیدن ابعاد تکنولوژی CMOS به مقیاس نانو، نرخ خطای گذرای چندتایی نا شی از برخورد یک ذره پرانرژی به سطح تراشه ها بیش از نرخ خطای گذرای تک رخدادی خواهد بود. بنابراین، در فرآیند طراحی این سیستمها، تکنیکهای بهینه سازی باید به صورت آگاه از خطاهای گذرای چندتایی انتخاب شوند. در این مقاله، چارچوبی جدید برای بهبود تحمل پذیری مدارهای ترکیبی در برابر خطاهای چندتایی ارایه شده است. در این چارچوب، با اندازه گذاری مجدد دروازههای حساس، پوشش الکتریکی این دروازهها افزایش داده شده است و از این طریق، نرخ خطای نرم چندتایی مدارهای ترکیبی بهبود یافته استت. نتایج به دست آمده از آزمایشهای تجربی بر روی مدارهای محک ISCAS’85 نشتان میدهد که اندازه گذاری مجدد دروازهها در حضور همزمان گذارهای چندرخدادی و تکرخدادی با استفاده از چارچوب پیشنهادی ، موجب بهبود 4X نرخ خطای نرم مدار در مقایسته با پیش از اندازه گذاری دروازه های مدار و همچنین بهبود 2X نرخ خطای نرم مدار در مقایسته با زمانی خواهد بود که اندازه گذاری دروازهها تنها در حضور گذارهای تک رخدادی انجام میگیرد؛ درحالیکه سربار مساحت ناشی از دو روش یکسان میباشد.

Keywords:

سیستم های دیجیتال , تحمل پذیری در برابر اشکال , خطای نرم , اندازه گذاری دروازه , خطای چندتایی