بررسی معماری جمع کننده ترکیبی با بازدهی انرژی بالا

یک طرح جمع کننده دارای بازدهی انرژی بالا براساس محاسبه رقم نقلی ترکیبی در این مقاله پیشنهاد می گردد. عمل جمع با درنظرگیری رقم نقلی به عنوان ارقام جلویی پخش شونده حاصل از LSB ارقام انتهایی حاصل از MSB انجام می شود. این رخداد در یک نقطه میانی سرعت جمع را بطور قابل توجهی افزایش می دهد. این افزایش سرعت در کنار ترکیب مدارهای کم هزینه رقم نقلی پله ای و زنجیره رقم نقلی، نسبت به سایر معماری های دیگر جمع کننده بازدهی انرژی بالایی را نتیجه می دهد. نقطه میانی بهینه بطور تحلیلی به صورت یک رابطه درآمده و رابطه فرم بسته آن بدست می آید. برای جلوگیری از افزایش تاخیر RC درجه دوم در یک زنجیره طولانی رقم نقلی، بطور بهینه تکرار می شود. این جمع کننده در ساختاری درخت مانند ارتقا می یابد تا شتاب افزایش یابد. جمع کننده های 32، 64، 128 بیتی با هدف قرار دادن فرکانس های 500 مگاهرتز و 1 گیگاهرتز در فناوری 65 نانومتر طراحی شدند. این جمع کننده ها نسبت به جمع کننده هایی که به وسیله ابزار ترکیبی پیشرفته EDA تولید می شوند، 11 تا 18 درصد انرژی کمتری مصرف می کنند.

Keywords:

جمع کننده ها , جمع کننده های ترکیبی , کم انرژی , طراحی VLSI