طراحی و شبیه سازی اسیلاتور حلقوی با نویزفاز کم در تکنولوژی 180nm CMOS
Publish place: Secound International Conference on Electrical Engineering
Publish Year: 1396
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 485
This Paper With 8 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ISBNCONF02_017
تاریخ نمایه سازی: 5 آذر 1397
Abstract:
در این مقاله، جهت پیاده سازی اسیلاتور حلقوی از یک ساختار بر پایه ترانزیستورهای , NMOS PMOS استفاده شده که تاکنون کمتر مورد مطاله قرار گرفته است. عدم نیاز به المانهای اضافی همانند مقاومت و خازن از مزایای این ساختار است. به منظور کاهش نویزفاز اسیلاتور حلقوی، از بین روشهای موجود، روش قفل تزریقی که یکی از موثرترین روشها است انتخاب شده است. به جهت شبیه سازی، یک سیگنال خارجی هم فرکانس با سیگنال اسیلاتور با دامنه های مختلف به طبقه اول اسیلاتور تزریق شده است. نتایج شبیه سازی اسیلاتور حلقوی 3 و 5 طبقه در نرم افزار ADS2008 در تکنولوژی 180nm CMOS و در آفست فرکانسی 1MHZ به ترتیب برابر 19. 514 dB و 21. 3 dB بدست آمد که حدود %20 بهبود در نویزفاز را نشان میدهد.
Keywords:
Authors
مجتبی نیک مرام
دانشجو کارشناسی ارشد مدارهای مجتمع الکترونیک، موسسه آموزش عالی ادیبان گرمسار
آیدین تفنگدارزاده
استادیار موسسه آموزش عالی ادیبان گرمسار