فرشید کیوانیان - دانشجوی کارشناسی ارشد الکترونیک، دانشکده مهندسی برق کامپیوتر، دانشگاه بیرجند، ایران

در این مقاله، طرح بهینه((Optimum Layout برای مدار تمام جمع کننده باینری تک بیتی در منطق CMOS ایستایی با کمترین مقدار تاخیر انتشار توان متوسط مصرفی به کمک الگوریتم های فراابتکاری بدست می آید.ابتدا چندین منطق از خانواده CMOS مانند Static CMOS، Dual rail domino GDI از نظر تکنولوژی ساخت، ولتاژ کاری، تاخیر توان مصرفی بررسی مقایسه شده اند طرح منطق Static CMOS با استفاده از الگوریتم های بهینه سازی صفحات شیبدار((IPO، بهینه سازی فازی صفحات شیبدار((Fuzzy-IPO، بهینه سازی گروه ذرات((PSO بهینه سازی فازی گروه ذرات (Fuzzy-PSO) از نظر حاصل ضرب توان متوسط مصرفی در تاخیر انتشار (PDP) بهینه می شود، فازی سازی الگوریتم ها باعث بهبود عملکردشان می شود بهترین طرح (Layout) به کمک Fuzzy-IPO به ازای مقدار PDP برابر آتوژول((3 aJ در تکنولوژی L=0.18µm ولتاژ کاری VDD 5v حاصل شد که از نتایج مقالات بررسی شده بهتر می باشد.

طرح بهینه (Optimum Layout)، مدار Static CMOS Full Adder، کمیت PDP، الگوریتم های فراابتکاری Fuzzy-PSO)، PSO، Fuzzy-IPO، .(IPO